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J-GLOBAL ID：200903032686747560

半導体装置及びその製造方法

Inventor：
田中 義典

About 田中 義典


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 高田 守
Gazette classification：公開公報
Application number (International application number)：1994042358
Publication number (International publication number)：1995249693
Application date： Mar. 14, 1994
Publication date： Sep. 26, 1995
Summary：
【要約】【目的】 ビット線シールドタイプのDRAMにおける良好で安定したキャパシタ下部電極の構造およびその製造方法を提供する。【構成】 シリコン酸化膜23側壁に第1のサイドウォール24aを形成し、これをマスクとしてコンタクトホール16を形成するためのマスク22を形成し、このマスク22を用いて絶縁膜14中にコンタクトホール16を形成しコンタクトホール16内を含む全面に第2の多結晶シリコン膜17を形成し、第2の多結晶シリコン膜17をエッチングした後その側壁に導電膜よりなる第2のサイドウォール25aを形成する。【効果】 キャパシタ形成時においてプロセスマージンを拡大でき、キャパシタ容量を増大できる。
Claim (excerpt)：
絶縁膜と、上記絶縁膜中に形成されたコンタクトホールと、上記絶縁膜上及び上記コンタクトホール内に渡って形成されたキャパシタ下部電極と、上記キャパシタ下部電極上に形成された誘電膜と、上記誘電膜上に形成されたキャパシタ上部電極とからなるキャパシタを有する半導体装置において、上記絶縁膜上のキャパシタ下部電極の側壁に導電膜よりなるサイドウォールを形成したことを特徴とする半導体装置。
IPC (4)：
H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822
FI (2)：
H01L 27/10 325 C ,  H01L 27/04 C
Patent cited by the Patent：
Cited by examiner (9)
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