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J-GLOBAL ID:200903036433868340

半導体装置及び半導体メモリ

Inventor:
Applicant, Patent owner:
Agent (2): 角田 芳末 ,  磯山 弘信
Gazette classification:公開公報
Application number (International application number):2002314756
Publication number (International publication number):2004152893
Application date: Oct. 29, 2002
Publication date: May. 27, 2004
Summary:
【課題】積層される機能素子の一括形成を可能にし、工程数の削減、熱履歴の均一化等を図る。【解決手段】互いに絶縁膜を挟んで積層された複数層の第1電極54〔541 〜544 〕と、複数層の各第1電極54に対向して形成された1つの共通の第2電極58とを有し、複数層の各第1電極54と共通の第2電極58との間に機能素子60、61が形成されて成る。【選択図】 図1
Claim (excerpt):
互いに絶縁膜を挟んで積層された複数層の第1電極と、 前記複数層の各第1電極に対向して形成された1つの共通の第2電極とを有し、 前記複数層の各第1電極と前記共通の第2電極との間に機能素子が形成されて成る ことを特徴とする半導体装置。
IPC (7):
H01L27/105 ,  G11C11/22 ,  G11C17/00 ,  G11C17/12 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/112
FI (7):
H01L27/10 444Z ,  G11C11/22 501A ,  G11C17/00 Z ,  H01L27/10 431 ,  H01L27/10 433 ,  H01L27/10 447 ,  G11C17/00 304A
F-Term (18):
5B003AA05 ,  5B003AA06 ,  5B003AA07 ,  5B003AB01 ,  5B003AB03 ,  5B003AB06 ,  5B003AC01 ,  5F083CR04 ,  5F083CR14 ,  5F083FR01 ,  5F083FZ10 ,  5F083JA15 ,  5F083JA17 ,  5F083JA35 ,  5F083JA38 ,  5F083KA01 ,  5F083KA05 ,  5F083PR37
Patent cited by the Patent:
Cited by examiner (6)
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