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J-GLOBAL ID：200903037905259381

半導体メモリ装置及びその製造方法

Inventor：
安部 太朗

About 安部 太朗


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (1)： 野河 信太郎
Gazette classification：公開公報
Application number (International application number)：1996063106
Publication number (International publication number)：1997260512
Application date： Mar. 19, 1996
Publication date： Oct. 03, 1997
Summary：
【要約】【解決手段】 半導体基板上に形成された少なくとも1つのゲート電極と、前記半導体基板内において前記ゲート電極に対して直交するとともに、互いに並行して形成されたソース/ドレイン領域とからなる第1導電型チャネル・トランジスタを複数個有するメモリセル部と、前記半導体基板上に形成されたゲート電極と、ソース/ドレイン領域とからなる第1導電型チャネル・トランジスタを含む周辺回路部とから構成される半導体メモリ装置であって、前記メモリセル部における第1導電型チャネル・トランジスタのチャネルの不純物濃度が、前記周辺回路部における第1導電型チャネル・トランジスタのチャネルの不純物濃度よりも高い半導体メモリ装置。【効果】 メモリセル部における短チャネル効果を防止することができる。
Claim (excerpt)：
半導体基板上に形成された少なくとも1つのゲート電極と、前記半導体基板内において前記ゲート電極に対して直交するとともに、互いに並行して形成されたソース/ドレイン領域とからなる第1導電型チャネル・トランジスタを複数個有するメモリセル部と、前記半導体基板上に形成されたゲート電極と、ソース/ドレイン領域とからなる第1導電型チャネル・トランジスタを含む周辺回路部とから構成される半導体メモリ装置であって、前記メモリセル部における第1導電型チャネル・トランジスタのチャネルの不純物濃度が、前記周辺回路部における第1導電型チャネル・トランジスタのチャネルの不純物濃度よりも高いことを特徴とする半導体メモリ装置。
IPC (3)：
H01L 21/8246 ,  H01L 27/112 ,  G11C 17/12
FI (2)：
H01L 27/10 433 ,  G11C 17/00 304 Z
Patent cited by the Patent：
Cited by examiner (10)
  • 特開昭64-015965
  • 特開平3-058475
  • 半導体装置の製法
    Gazette classification：公開公報   Application number：特願平5-239982   Applicant：ソニー株式会社
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