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J-GLOBAL ID：200903039705477565

半導体装置及びその製造方法

Inventor：
中村 俊二

About 中村 俊二

, 
島 昌司

About 島 昌司

, 
上野 哲嗣

About 上野 哲嗣


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 國分 孝悦
Gazette classification：公開公報
Application number (International application number)：2003020860
Publication number (International publication number)：2004235345
Application date： Jan. 29, 2003
Publication date： Aug. 19, 2004
Summary：
【課題】N型MOSトランジスタの性能を維持しながら、P型MOSトランジスタにおける高移動度を得ることができる半導体装置及びその製造方法を提供する。【解決手段】N-ウェル3n及びP-ウェル3pの表面に犠牲絶縁膜5を形成した後、ウェットエッチングにより、犠牲絶縁膜5をN型領域2n内にのみ残存させる。続いて、N-ウェル3n上にのみSiGe層を選択エピタキシャル成長させる。この結果、N-ウェル3nの格子定数とSiGe層の格子定数との相違から、歪SiGe層6が形成される。その後、犠牲絶縁膜5を除去し、P-ウェル3p上及び歪SiGe層6上にシリコン層7を選択エピタキシャル成長させる。次に、シリコン層7を酸化するか、又は窒化することにより、ゲート絶縁膜8を形成する。次いで、全面に導電体膜を形成した後、レジストマスクを用いたエッチングを行うことにより、導電体膜からゲート電極9を形成する。【選択図】 図5
Claim (excerpt)：
半導体層と、 前記半導体層の表面に形成されたN型トランジスタ及びP型トランジスタと、 を有し、 前記N型トランジスタは、 前記半導体層上に形成された第1のゲート絶縁膜と、 前記ゲート絶縁膜上に形成された第1のゲート電極と、 を有し、 前記P型トランジスタは、 前記半導体層上に形成されたSiGe層と、 前記SiGe層上に形成された第2のゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を有することを特徴とする半導体装置。
IPC (2)：
H01L21/8238 ,  H01L27/092
FI (2)：
H01L27/08 321C ,  H01L27/08 321B
F-Term (19)：
5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048BA05 ,  5F048BA14 ,  5F048BA19 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BC06 ,  5F048BC18 ,  5F048BD09 ,  5F048BE03 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BG13 ,  5F048DA25
Patent cited by the Patent：
Cited by examiner (11)
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