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J-GLOBAL ID:200903040216530583

半導体記憶装置及びその製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 高田 守 (外4名)
Gazette classification:公開公報
Application number (International application number):1995166091
Publication number (International publication number):1997017972
Application date: Jun. 30, 1995
Publication date: Jan. 17, 1997
Summary:
【要約】 (修正有)【目的】 高集積化された半導体集積回路などに用いられる薄膜キャパシタの高品位化を図る。【構成】 キャパシタ下部電極114をイリジウムやルテニウムからなる金属電極とそれらの酸化物からなる金属酸化膜とで構成し、キャパシタ下部電極114の表面が金属酸化膜131で覆われているようにし、電極の加工を容易にするともに、キャパシタ誘電体膜115形成時の高温の酸化雰囲気でも電極表面が反応しない安定なキャパシタ特性を得られるようにした。
Claim (excerpt):
主表面を有する半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板の主表面にまで達する開口部を有する層間絶縁膜と、前記開口部に埋め込まれた接続部材と、前記接続部材を介して前記半導体基板の主表面と電気的に接続されたキャパシタ下部電極と、前記キャパシタ下部電極上に形成された高誘電率材料からなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極とを備えた半導体記憶装置であって、前記キャパシタ下部電極が金属電極と金属酸化膜とで構成されていて、前記金属電極がルテニウム又はイリジウムを主たる構成元素とし、前記金属酸化膜が前記金属電極を構成する元素の酸化物からなり、かつ、前記金属電極に接して前記金属電極の少なくとも上面及び側面を覆うように構成されていることを特徴とする半導体記憶装置。
IPC (4):
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (2):
H01L 27/10 651 ,  H01L 27/04 C
Patent cited by the Patent:
Cited by examiner (6)
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