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J-GLOBAL ID：200903043874123737

薄膜トランジスタ及びその製造方法

Inventor：
ヒュン-シク セオ

About ヒュン-シク セオ


Applicant, Patent owner：
エルジー電子株式会社

About エルジー電子株式会社


Agent (1)： 稲葉 良幸 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998037675
Publication number (International publication number)：1999074537
Application date： Feb. 19, 1998
Publication date： Mar. 16, 1999
Summary：
【要約】【課題】 積層構造のゲート電極をもつ薄膜トランジスタにおいて、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第1金属層のヒロック(hillock)の生成を防止する。【解決手段】 第1金属層のヒロック(hillock)の生成を防止するように、基板上に引張応力特性を持つ物質から形成された第1金属層143と圧縮応力特性を持つ物質から形成された第2金属層145蒸着し、さらに所定幅(W1)を持つ感光膜147を形成する(図6(a))。ゲート電極上の絶縁層のステップカバレージの低下を防止するように、感光膜147をマスクとして第2金属層145を感光膜の幅(W1)よりも小さな幅(W2)にパターニングする(図6(b))。次に、感光膜147をマスクとして第1金属層143を幅(W1)を持つようにパターニングして積層構造のゲート電極を形成する(図6(c))。
Claim (excerpt)：
基板上に形成され、ゲート電極及びその上に形成された絶縁層、並びにソース及びドレイン電極を備える薄膜トランジスタであって、前記ゲート電極を、前記第1金属層のヒロック(hillock)の生成を防止するように、引張応力特性を持つ物質から形成された第1金属層と圧縮応力特性を持つ物質から形成された第2金属層の積層により形成するとともに、前記絶縁層のステップカバレージの低下を防止するように、前記第1金属層の幅(W1)を前記第2金属層の幅(W2)より大きくすることを特徴とする薄膜トランジスタ。
IPC (3)：
H01L 29/786 ,  H01L 21/28 301 ,  H01L 21/28
FI (4)：
H01L 29/78 617 L ,  H01L 21/28 301 L ,  H01L 21/28 301 R ,  H01L 29/78 617 M
Patent cited by the Patent：
Cited by examiner (17)
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