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J-GLOBAL ID：200903044935504999

半導体装置およびその製造方法

Inventor：
河合 弘治

About 河合 弘治


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 杉浦 正知
Gazette classification：公開公報
Application number (International application number)：1998147492
Publication number (International publication number)：1999045892
Application date： May. 28, 1998
Publication date： Feb. 16, 1999
Summary：
【要約】 (修正有)【課題】 サファイアやSiCなどの固く安定な単結晶基板上にGaN系半導体素子を形成する場合、基板の薄板化や貫通孔形成により高出力化や高周波動作化を可能にし、または前記基板上にGaN系発光素子を形成する際に、素子の動作電圧を低減できる半導体装置及びその製造方法を提供する。【解決手段】 サファイア基板1表面にGaN系半導体層2を成長させGaN系FET3を形成後、ダイヤモンド砥粒スラリーを用いて粒径を順次小さくしつつ、基板裏面を研摩して基板を100μm以下に薄くし、リン酸液などで裏面をエッチして研摩歪層を除去する。次に基板の裏面を同様なエッチング液でエッチして貫通孔8を形成し、この貫通孔の底部のGaN系半導体層2をRIE法でエッチング除去し、GaN系FET3のソースと電気的に接続されたAuパッド4を露出させた後、貫通孔を通じてAuパッドに接続さたAu厚膜を形成する。
Claim (excerpt)：
窒化物系III-V族化合物半導体と異なる物質からなる単結晶基板の一方の主面上に窒化物系III-V族化合物半導体を用いた素子を形成する工程と、上記単結晶基板の他方の主面を、ダイヤモンド砥粒からなる研磨材を含む研磨液を用い、かつ、上記研磨材の粒径を段階的に小さくしながらラッピングすることにより上記単結晶基板を薄化する工程と、上記ラッピングされた上記単結晶基板の上記他方の主面を150〜450°Cの温度のリン酸またはリン酸と硫酸とを主成分とするエッチング液を用いてエッチングすることにより上記ラッピングの際に上記単結晶基板の上記他方の主面に生じた歪層を除去する工程とを有することを特徴とする半導体装置の製造方法。
IPC (10)：
H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 301 ,  H01L 21/304 622 ,  H01L 21/304 ,  H01L 21/306 ,  H01L 21/308 ,  H01L 27/12 ,  H01L 33/00 ,  H01S 3/18
FI (9)：
H01L 29/80 U ,  H01L 21/28 301 H ,  H01L 21/304 622 W ,  H01L 21/304 622 P ,  H01L 21/308 C ,  H01L 27/12 S ,  H01L 33/00 C ,  H01S 3/18 ,  H01L 21/306 B
Patent cited by the Patent：
Cited by applicant (8)
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Cited by examiner (8)
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