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J-GLOBAL ID：200903051606653254

強誘電体メモリおよび強誘電体メモリ製造方法

Inventor：
森 秀光

About 森 秀光

, 
高橋 誠一

About 高橋 誠一


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 堀 城之
Gazette classification：公開公報
Application number (International application number)：1999319296
Publication number (International publication number)：2001135798
Application date： Nov. 10, 1999
Publication date： May. 18, 2001
Summary：
【要約】【課題】 本発明は、金属配線形成後の熱処理による強誘電体容量特性の劣化を抑制しつつ、かつ下部電極や金属配線の膜剥がれ、ならびに下部電極へのコンタクトにおける導通不良や抵抗増大を根絶できるとともに、信頼性ならびに歩留まりの向上を図ることができる強誘電体メモリおよび強誘電体メモリ製造方法を提供することを課題とする。【解決手段】 強誘電体容量素子上に層間絶縁膜6を形成した後、層間絶縁膜6に上部電極12に通じるコンタクトホールを設け、さらにコンタクトホール内および層間絶縁膜6上に金属シリサイド層17を形成した後に、金属シリサイド層17および保護膜を貫通して下部電極10に通じるコンタクトホールを設ける。
Claim (excerpt)：
半導体基板上に形成され、下部電極、強誘電体膜、上部電極が順次積層形成された強誘電体容量素子と、前記上部電極と接する配線層を有する強誘電体メモリにおいて、前記上部電極と接する配線層においては少なくとも1つの金属シリサイド層を含み、さらに前記下部電極と接する配線層においては金属シリサイド層を含まないことを特徴とする強誘電体メモリ。
IPC (5)：
H01L 27/10 451 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 27/108 ,  H01L 21/8242
FI (4)：
H01L 27/10 451 ,  H01L 21/88 M ,  H01L 21/90 A ,  H01L 27/10 651
F-Term (61)：
5F033HH04 ,  5F033HH08 ,  5F033HH28 ,  5F033HH33 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK07 ,  5F033KK08 ,  5F033KK18 ,  5F033KK33 ,  5F033MM05 ,  5F033MM07 ,  5F033MM08 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS04 ,  5F033SS15 ,  5F033VV06 ,  5F033VV16 ,  5F033XX09 ,  5F033XX14 ,  5F083FR02 ,  5F083GA21 ,  5F083GA30 ,  5F083JA02 ,  5F083JA15 ,  5F083JA17 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA53 ,  5F083JA56 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA19 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR22 ,  5F083PR23 ,  5F083PR33 ,  5F083PR39 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (4)
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