Pat
J-GLOBAL ID:200903051912742481
半導体装置及びその製造方法
Inventor:
Applicant, Patent owner:
Agent (11):
前田 弘
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
, 関 啓
, 杉浦 靖也
Gazette classification:公開公報
Application number (International application number):2007253260
Publication number (International publication number):2009088069
Application date: Sep. 28, 2007
Publication date: Apr. 23, 2009
Summary:
【課題】n型MISトランジスタのソース・ドレイン形成領域及びp型MISトランジスタのソース・ドレイン形成領域の一方に、シリコン混晶層を精度良く形成する。【解決手段】第1のMISトランジスタは、第1のゲート電極14aの側面上に形成され断面形状がL字状の第1の内側サイドウォール18aと第1の外側サイドウォール19aとからなる第1のサイドウォール19Aとを備え、第2のMISトランジスタは、第2のゲート電極14bの側面上に形成され断面形状がL字状の第2の内側サイドウォール18bと第2の外側サイドウォール19bとからなる第2のサイドウォール19Bと、第2の活性領域におけるソース・ドレイン形成領域に設けられたトレンチ21内に形成され、第2の活性領域におけるチャネル領域に第1の応力を生じさせるシリコン混晶層22とを備え、第2の内側サイドウォールの上端高さは、第1の内側サイドウォールの上端高さよりも低い。【選択図】図3
Claim (excerpt):
第1のMISトランジスタと第2のMISトランジスタとを備えた半導体装置において、
前記第1のMISトランジスタは、
半導体基板における素子分離領域に囲まれた第1の活性領域と、
前記第1の活性領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上に形成され、断面形状がL字状の第1の内側サイドウォールと該第1の内側サイドウォール上に形成された第1の外側サイドウォールとからなる第1のサイドウォールとを備え、
前記第2のMISトランジスタは、
前記半導体基板における前記素子分離領域に囲まれた第2の活性領域と、
前記第2の活性領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極の側面上に形成され、断面形状がL字状の第2の内側サイドウォールと該第2の内側サイドウォール上に形成された第2の外側サイドウォールとからなる第2のサイドウォールと、
前記第2の活性領域における前記第2のサイドウォールの外側方下の領域に設けられたトレンチと、
前記トレンチ内に形成され、前記第2の活性領域におけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層とを備え、
前記第2の内側サイドウォールにおける上端の高さは、前記第1の内側サイドウォールにおける上端の高さよりも低いことを特徴とする半導体装置。
IPC (7):
H01L 21/823
, H01L 27/092
, H01L 21/28
, H01L 29/423
, H01L 29/49
, H01L 29/417
, H01L 21/768
FI (8):
H01L27/08 321E
, H01L27/08 321F
, H01L27/08 321C
, H01L21/28 301D
, H01L29/58 G
, H01L29/50 M
, H01L21/28 301S
, H01L21/90 C
F-Term (91):
4M104AA01
, 4M104AA03
, 4M104BB01
, 4M104BB14
, 4M104BB20
, 4M104BB21
, 4M104BB22
, 4M104BB25
, 4M104BB28
, 4M104BB36
, 4M104CC05
, 4M104DD04
, 4M104DD08
, 4M104DD16
, 4M104DD17
, 4M104DD23
, 4M104DD37
, 4M104DD43
, 4M104DD50
, 4M104DD65
, 4M104DD79
, 4M104DD80
, 4M104DD84
, 4M104EE09
, 4M104EE12
, 4M104EE17
, 4M104FF14
, 4M104FF18
, 4M104FF22
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH14
, 5F033HH04
, 5F033HH25
, 5F033HH27
, 5F033HH28
, 5F033JJ18
, 5F033JJ19
, 5F033JJ33
, 5F033KK01
, 5F033KK25
, 5F033KK27
, 5F033KK28
, 5F033MM07
, 5F033NN06
, 5F033NN07
, 5F033PP06
, 5F033PP15
, 5F033QQ09
, 5F033QQ11
, 5F033QQ25
, 5F033QQ28
, 5F033QQ37
, 5F033QQ48
, 5F033QQ70
, 5F033QQ74
, 5F033QQ82
, 5F033RR04
, 5F033RR06
, 5F033TT02
, 5F033TT08
, 5F033VV06
, 5F033XX03
, 5F033XX19
, 5F048AA01
, 5F048AA07
, 5F048AC03
, 5F048BA01
, 5F048BA14
, 5F048BB01
, 5F048BB06
, 5F048BB07
, 5F048BB08
, 5F048BB10
, 5F048BB12
, 5F048BC01
, 5F048BC03
, 5F048BC06
, 5F048BC15
, 5F048BC18
, 5F048BD01
, 5F048BD04
, 5F048BE03
, 5F048BF06
, 5F048BF07
, 5F048BF16
, 5F048BG13
, 5F048DA25
, 5F048DA27
, 5F048DA30
Patent cited by the Patent:
Cited by applicant (1)
-
半導体集積回路装置およびその製造方法
Gazette classification:公開公報
Application number:特願2005-004405
Applicant:富士通株式会社
Cited by examiner (8)
-
半導体装置およびその製造方法
Gazette classification:公開公報
Application number:特願2006-162134
Applicant:富士通株式会社
-
pチャネルMOSトランジスタおよびその製造方法
Gazette classification:公開公報
Application number:特願2005-066029
Applicant:富士通株式会社
-
半導体装置およびその製造方法
Gazette classification:公開公報
Application number:特願2002-336669
Applicant:株式会社ルネサステクノロジ
-
半導体装置およびその製造方法
Gazette classification:公開公報
Application number:特願2006-134676
Applicant:ソニー株式会社
-
半導体装置及びその製造方法
Gazette classification:公開公報
Application number:特願2007-186815
Applicant:パナソニック株式会社
-
半導体装置およびその製造方法
Gazette classification:公開公報
Application number:特願2005-361181
Applicant:株式会社ルネサステクノロジ
-
半導体装置の製造方法
Gazette classification:公開公報
Application number:特願2005-046573
Applicant:富士通株式会社
-
半導体集積回路装置およびその製造方法
Gazette classification:公開公報
Application number:特願2005-004405
Applicant:富士通株式会社
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