半導体装置及びその製造方法

Inventor： , ,
Applicant, Patent owner：
Agent (11)：前田弘 , 竹内宏 , 嶋田高久 , 竹内祐二 , 今江克実 , 藤田篤史 , 二宮克也 , 原田智雄 , 井関勝守 , 関啓 , 杉浦靖也
Gazette classification：公開公報
Application number (International application number)：2007186815
Publication number (International publication number)：2009026855
Application date： Jul. 18, 2007
Publication date： Feb. 05, 2009
Summary：

【課題】工数の増加及び特性のばらつきが生じにくく且つ駆動能力が向上した半導体装置を実現できるようにする。【解決手段】半導体装置は、n型MISトランジスタ及びp型MISトランジスタとを備えている。n型MISトランジスタは、第1の活性領域11Aの上に形成された第1のゲート電極14Aと、第1のゲート電極14Aの側面上に形成された第1のサイドウォール15Aとを有している。p型MISトランジスタは、第2の活性領域11Bの上に形成された第2のゲート電極14Bと、第2のゲート電極14Bの側面上に形成された第2のサイドウォール15Bと、第2の活性領域11Bに形成された歪み生成層21とを有している。第2のサイドウォール15Bは、第1のサイドウォール15Aよりも厚さが薄い。【選択図】図1

Claim (excerpt)：

半導体基板における第1の活性領域に形成されたn型MISトランジスタと、前記半導体基板における第2の活性領域に形成されたp型MISトランジスタとを備え、前記n型MISトランジスタは、前記第1の活性領域の上に形成された第1のゲート電極と、前記第1のゲート電極の側面上に形成された第1のサイドウォールとを有し、前記p型MISトランジスタは、前記第2の活性領域の上に形成された第2のゲート電極と、前記第2のゲート電極の側面上に形成された第2のサイドウォールと、前記第2の活性領域に形成され、前記p型MISトランジスタのチャネル領域に歪みを与える歪み生成層とを有し、前記第2のサイドウォールは、ゲート長方向の厚さが、前記第1のサイドウォールよりも薄いことを特徴とする半導体装置。

IPC (2)：

H01L 21/823 , H01L 27/092

FI (2)：

H01L27/08 321E , H01L27/08 321C

F-Term (15)：

5F048AA08 , 5F048AC03 , 5F048BA01 , 5F048BA19 , 5F048BB05 , 5F048BB11 , 5F048BC01 , 5F048BC06 , 5F048BC15 , 5F048BC18 , 5F048BD01 , 5F048BG13 , 5F048DA25 , 5F048DA27 , 5F048DA30

Patent cited by the Patent：

Cited by applicant (5)

半導体集積回路装置およびその製造方法
Gazette classification：公開公報 Application number：特願2005-004405 Applicant：富士通株式会社
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願2005-046573 Applicant：富士通株式会社
半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願2006-038249 Applicant：株式会社東芝

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