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J-GLOBAL ID：200903053173982587

強誘電体メモリ素子の製造方法

Inventor：
伊藤 康幸

About 伊藤 康幸


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (1)： 梅田 勝
Gazette classification：公開公報
Application number (International application number)：1997104141
Publication number (International publication number)：1998294433
Application date： Apr. 22, 1997
Publication date： Nov. 04, 1998
Summary：
【要約】【課題】 減圧雰囲気中での強誘電体薄膜の結晶化工程中に、強誘電体薄膜や下部電極と層間絶縁膜との界面での剥離が起こり易くなる等の問題が生じる。【解決手段】 Pt下部電極10を形成した後、このPt下部電極10上に強誘電体薄膜として、SBT膜11を形成する。次に、Pt上部電極12を加工し、その後、熱処理を行い、SBT膜11を結晶化させた。次に、SBT膜11とPt下部電極10とTiNバリアメタル層9を所定の大きさに加工した。次に、Ta2O5バリア絶縁膜13を公知のスパッタ法を用いて堆積し、その後、SBT膜11上部にコンタクトホールを形成した。次に、Al膜を形成し、公知のフォトリソグラフィ法とドライエッチング法を用いて加工し、Alプレート線15とした後、熱処理を行い、電極界面を安定化させた。
Claim (excerpt)：
一のスイッチ用トランジスタと一の強誘電体キャパシタを有するメモリセルとが導電性プラグで電気的に接続された強誘電体メモリ素子の製造方法において、上記スイッチ用トランジスタを形成した半導体基板上に層間絶縁膜として第1の絶縁膜を形成する工程と、該第1の絶縁膜に第1のコンタクトホールを形成し、該第1のコンタクトホール内部に上記導電性プラグを埋設する工程と、全面に下部電極材料、誘電体膜及び上部電極材料を順次形成する工程と、上記上部電極材料を所定の形状にパターニングし、上部電極を形成する工程と、上記誘電体膜に熱処理を施こすことにより結晶化し、強誘電体膜を形成する工程と、上記強誘電体膜と上記下部電極材料とを所定の形状にパターニングし、下部電極を形成する工程と、全面に第2の絶縁膜を形成した後、上記上部電極表面が露出するように、上記第2の絶縁膜に第2のコンタクトホールを形成する工程と、上記第2のコンタクトホール上に配線材料を堆積させ、所定の形状にパターニングし、配線を形成する工程とを有することを特徴とする、強誘電体メモリ素子の製造方法。
IPC (6)：
H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3)：
H01L 27/10 451 ,  H01L 27/10 651 ,  H01L 29/78 371
Patent cited by the Patent：
Cited by examiner (7)
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