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J-GLOBAL ID：200903054267240360

半導体装置及びその製造方法

Inventor：
宮田 里江

About 宮田 里江

, 
溝口 修二

About 溝口 修二


Applicant, Patent owner：
松下電器産業株式会社

About 松下電器産業株式会社


Agent (12)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
Gazette classification：公開公報
Application number (International application number)：2005244253
Publication number (International publication number)：2006229181
Application date： Aug. 25, 2005
Publication date： Aug. 31, 2006
Summary：
【課題】 犠牲酸化工程やゲート酸化形成工程に起因するチャネル領域の不純物濃度の低下を抑制し、それによってチャネル領域の不純物濃度の制御が容易で且つ所望のVtを得ることが可能な半導体装置及びその製造方法を提供する。 【解決手段】 トレンチTの壁面上にゲート絶縁膜4を形成する工程よりも後に、チャネル領域となるP型基板領域3をイオン注入法により形成することによって、深さ方向に急峻な勾配を有するP型不純物濃度分布を形成する。【選択図】 図1
Claim (excerpt)：
半導体基板に、第1導電型の第1の半導体領域を形成する工程(a)と、 前記半導体基板に、第1の半導体領域の所定の部位に達するトレンチを形成する工程(b)と、 前記トレンチの壁面上にゲート絶縁膜を形成する工程(c)と、 前記工程(c)よりも後に、前記半導体基板内における前記第1の半導体領域の上に、第2導電型の第2の半導体領域を形成する工程(d)と、 前記トレンチ内における前記ゲート絶縁膜の上に第1導電型のゲート電極を形成する工程(e)と、 前記半導体基板内における前記第2の半導体領域の上に、第1導電型の第3の半導体領域を形成する工程(f)とを備え、 前記工程(e)において、前記ゲート電極は、前記第2の半導体領域と、前記第1の半導体領域における前記第2の半導体領域の下側に位置する部分と、前記第3の半導体領域における前記第2の半導体領域の上側に位置する部分とにそれぞれ跨るように前記ゲート絶縁膜の上に形成されることを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 29/78 ,  H01L 21/336
FI (3)：
H01L29/78 658F ,  H01L29/78 653A ,  H01L29/78 658A
Patent cited by the Patent：
Cited by applicant (10)
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Cited by examiner (9)
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