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J-GLOBAL ID：200903055078997367

薄膜磁性体記憶装置

Inventor：
日高 秀人

About 日高 秀人


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 深見 久郎 (外4名)
Gazette classification：公開公報
Application number (International application number)：2000346896
Publication number (International publication number)：2002151661
Application date： Nov. 14, 2000
Publication date： May. 24, 2002
Summary：
【要約】【課題】 磁気トンネル接合部を有する磁性体メモリセルによって形成されるMRAMデバイスのチップ面積削減を図る。【解決手段】 MTJメモリセルの行に対応してリードワード線RWLおよびライトワード線WWLが配置され、MTJメモリセルの列に対応してビット線BLおよび基準電圧配線SLが配置される。隣接するMTJメモリセルは、これらの信号配線のうちの少なくとも1本を共有する。この結果、メモリアレイ10全体に配置される信号配線ピッチを緩和して、MTJメモリセルを効率的に配置できるので、メモリアレイ10を高集積化することができる。
Claim (excerpt)：
薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、前記複数の磁性体メモリセルの各々は、第1および第2のデータ書込電流によって書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、前記磁性体メモリセルの行に対応して設けられ、前記データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、前記磁性体メモリセルの列に対応して設けられ、データ書込時および前記データ読出時において前記第1のデータ書込電流および前記データ読出電流をそれぞれ流すための複数のデータ線と、前記行に対応して設けられ、前記データ書込時において前記第2のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、前記行および前記列のいずれかに対応して設けられ、前記データ読出時に用いる基準電圧を供給するための複数の基準電圧配線とをさらに備え、隣接する前記磁性体メモリセルは、前記複数の書込ワード線、前記複数の読出ワード線、前記複数のデータ線および前記複数の基準電圧配線のうちの少なくとも1つのうちの対応する1本を共有する、薄膜磁性体記憶装置。
IPC (4)：
H01L 27/105 ,  G11C 11/14 ,  G11C 11/15 ,  H01L 43/08
FI (6)：
G11C 11/14 Z ,  G11C 11/14 A ,  G11C 11/15 ,  H01L 43/08 Z ,  H01L 43/08 A ,  H01L 27/10 447
F-Term (14)：
5F083FZ10 ,  5F083GA09 ,  5F083GA11 ,  5F083GA28 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083KA20 ,  5F083LA10 ,  5F083LA14 ,  5F083LA16 ,  5F083MA05 ,  5F083MA19 ,  5F083NA03
Patent cited by the Patent：
Cited by examiner (4)
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