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J-GLOBAL ID：200903062323251275

半導体記憶装置及びその製造方法

Inventor：
井上 顕

About 井上 顕

, 
新井 紳太郎

About 新井 紳太郎


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：2001188950
Publication number (International publication number)：2003007854
Application date： Jun. 22, 2001
Publication date： Jan. 10, 2003
Summary：
【要約】 (修正有)【課題】 DRAMを含む半導体記憶装置におけ高集積化を図るとともに製造歩留りの向上を図った半導体記憶装置とその製造方法を提供する。【解決手段】 半導体基板1に形成されたトランジスタTmを覆う第1の層間絶縁膜6に形成されてトランジスタTmに電気接続されたセルコンタクト9と、第2の層間絶縁膜10に形成されてセルコンタクト9に電気接続されたビットコンタクト12と、第2の層間絶縁膜10上に形成されてビットコンタクト12に接続されるビット線15と、ビット線15を覆う第3の層間絶縁膜17上に形成された容量27と、第3及び第2の層間絶縁膜17,10を通して設けられて容量27とセルコンタクト9とを接続する容量コンタクト19とを備え、ビット線15の表面には第2及び第3の層間絶縁膜10,17とエッチング選択性のあるサイドウォールを備える。セルコンタクト9は第2の層間絶縁膜10で覆われている。
Claim (excerpt)：
半導体基板に形成されたトランジスタと、前記トランジスタの上層に形成されて前記トランジスタに電気接続される容量とを備える半導体記憶装置において、前記トランジスタを覆う第1の層間絶縁膜に形成され、前記トランジスタに電気接続されたセルコンタクトと、前記第1の層間絶縁膜上の第2の層間絶縁膜に形成され、前記セルコンタクトに電気接続されたビットコンタクトと、前記第2の層間絶縁膜上に形成され、前記ビットコンタクトに接続されるビット線と、前記ビット線を覆う第3の層間絶縁膜上に形成された容量と、前記第3及び第2の層間絶縁膜を通して設けられ前記容量と前記セルコンタクトとを接続する容量コンタクトとを備え、前記ビット線の表面には前記第2及び第3の層間絶縁膜とエッチング選択性のあるサイドウォールを備えることを特徴とする半導体記憶装置。
IPC (2)：
H01L 21/8242 ,  H01L 27/108
FI (2)：
H01L 27/10 681 Z ,  H01L 27/10 621 C
F-Term (17)：
5F083AD24 ,  5F083AD31 ,  5F083AD48 ,  5F083AD49 ,  5F083GA09 ,  5F083JA06 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR06 ,  5F083PR21 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (10)
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