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J-GLOBAL ID：200903062444017873

半導体装置の製造方法および半導体装置

Inventor：
近藤 泰一

About 近藤 泰一

, 
平澤 亘

About 平澤 亘

, 
杉井 信之

About 杉井 信之


Applicant, Patent owner：
株式会社ルネサステクノロジ

About 株式会社ルネサステクノロジ

, 
日立東京エレクトロニクス株式会社

About 日立東京エレクトロニクス株式会社


Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2002158608
Publication number (International publication number)：2003347229
Application date： May. 31, 2002
Publication date： Dec. 05, 2003
Summary：
【要約】【課題】 シリコンゲルマニウム膜の成膜時間を短縮するとともに、膜厚および膜質を均一にする。【解決手段】 バッチ式CVD成膜装置の処理室2内に、ガスノズル7に設けた複数の孔から成膜用のガスを導入し、処理室2内でガスの乱流を発生させる。そして、処理室2内を常圧および準常圧領域の圧力とした状態で、処理室2内に配置された半導体ウエハ12上にシリコンゲルマニウム膜をエピタキシャル成長させる。それから、歪シリコン膜をシリコンゲルマニウム膜上にエピタキシャル成長させる。その後、シリコンゲルマニウム膜および歪シリコン膜が形成された半導体ウエハ12に半導体素子が形成される。
Claim (excerpt)：
以下の工程を有することを特徴とする半導体装置の製造方法;(a)複数の半導体基板を準備する工程、(b)前記複数の半導体基板をバッチ式の成膜装置の処理室内に配置する工程、(c)前記処理室内を常圧および準常圧領域の圧力とし、前記処理室内に成膜用のガスを導入し、前記複数の半導体基板上にシリコンゲルマニウム膜をエピタキシャル成長させる工程。
IPC (4)：
H01L 21/205 ,  C23C 16/42 ,  H01L 21/20 ,  H01L 29/78
FI (4)：
H01L 21/205 ,  C23C 16/42 ,  H01L 21/20 ,  H01L 29/78 301 B
F-Term (46)：
4K030AA05 ,  4K030AA06 ,  4K030BA09 ,  4K030BA29 ,  4K030CA04 ,  4K030FA10 ,  4K030JA06 ,  4K030LA15 ,  5F045AA03 ,  5F045AB40 ,  5F045AC01 ,  5F045AC19 ,  5F045AE21 ,  5F045AE23 ,  5F045DP03 ,  5F045DP15 ,  5F045DP27 ,  5F045EF02 ,  5F045EF03 ,  5F045EF04 ,  5F052JA01 ,  5F052KA01 ,  5F052KA05 ,  5F140AA00 ,  5F140AC28 ,  5F140BA01 ,  5F140BA05 ,  5F140BA17 ,  5F140BA20 ,  5F140BC12 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BF32 ,  5F140BF34 ,  5F140BG27 ,  5F140BJ10 ,  5F140BJ11 ,  5F140BJ17 ,  5F140BJ27 ,  5F140BK13 ,  5F140CA03 ,  5F140CB01 ,  5F140CB04 ,  5F140CC03 ,  5F140CC12
Patent cited by the Patent：
Cited by examiner (11)
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