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J-GLOBAL ID：200903065323507643

半導体装置およびその製造方法

Inventor：
天羽生 淳

About 天羽生 淳

, 
蜂須賀 敦司

About 蜂須賀 敦司

, 
笠岡 竜雄

About 笠岡 竜雄


Applicant, Patent owner：
株式会社ルネサステクノロジ

About 株式会社ルネサステクノロジ


Agent (5)： 高田 守 ,  高橋 英樹 ,  大阿久 敦子 ,  平山 淳 ,  大塚 環
Gazette classification：公開公報
Application number (International application number)：2003001501
Publication number (International publication number)：2004214512
Application date： Jan. 07, 2003
Publication date： Jul. 29, 2004
Summary：
【課題】記憶ノードと、これと同電位となるべきゲート電極とを接続するのに必要なレイアウト面積を縮小化することのできる半導体装置およびその製造方法を提供する。また、構造が簡略であることにより高い製造歩留まりを実現することのできる半導体装置およびその製造方法を提供する【解決手段】半導体基板201に形成された拡散層205a,205bと、半導体基板210の上にゲート絶縁膜203を介して形成されたゲート電極204と、半導体基板201上にゲート電極204を被覆して形成された層間絶縁膜207と、層間絶縁膜207上に形成されて、下部電極210、誘電体膜211および上部電極212の積層構造からなるキャパシタとを有し、拡散層205b、ゲート電極204および下部電極210が、層間絶縁膜207に形成された共通のコンタクト208によって接続された構造を有する。【選択図】 図2
Claim (excerpt)：
半導体基板に形成された拡散層と、 前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、 前記半導体基板上に前記ゲート電極を被覆して形成された層間絶縁膜と、 前記層間絶縁膜上に形成されて、下部電極、誘電体膜および上部電極の積層構造からなるキャパシタとを有し、 前記拡散層、前記ゲート電極および前記下部電極が、前記層間絶縁膜に形成された共通のコンタクトによって接続された構造を有することを特徴とする半導体装置。
IPC (4)：
H01L21/8242 ,  G11C11/405 ,  G11C15/04 ,  H01L27/108
FI (3)：
H01L27/10 321 ,  G11C15/04 601A ,  G11C11/34 352B
F-Term (29)：
5F083AD24 ,  5F083AD49 ,  5F083AD61 ,  5F083AD69 ,  5F083GA09 ,  5F083GA27 ,  5F083JA06 ,  5F083JA19 ,  5F083JA35 ,  5F083JA38 ,  5F083JA40 ,  5F083JA56 ,  5F083LA16 ,  5F083LA21 ,  5F083MA01 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA20 ,  5F083PR06 ,  5F083PR09 ,  5M024AA53 ,  5M024BB02 ,  5M024CC03 ,  5M024LL11 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05
Patent cited by the Patent：
Cited by examiner (6)
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