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J-GLOBAL ID：200903066275427442

半導体装置

Inventor：
佐本 典彦

About 佐本 典彦


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 尾身 祐助
Gazette classification：公開公報
Application number (International application number)：2002212060
Publication number (International publication number)：2004055869
Application date： Jul. 22, 2002
Publication date： Feb. 19, 2004
Summary：
【課題】クラックや割れの発生が抑制されたバイアホール構造を有する半導体装置を提供する。【解決手段】半導体基板111の一主面上に、それぞれ複数個のソース電極112、ゲートフィンガー113、ドレイン電極114が、平行に配列されている。各ソース電極の下には、基板の裏面からソース電極に達するバイアホール116が形成されている。そして、隣接し合う2つのバイアホールは、ゲートフィンガー113に垂直な方向から見て重なり合う部分がない配置になるように形成されている。したがって、ゲートフィンガーに垂直な面に応力が働いても、隣接し合うバイアホールの間にクラックや割れがはいることが抑制される。【選択図】 図1
Claim (excerpt)：
半導体基板の一主面〔以下、「表面」という〕上に複数個の電極が互いに平行に形成され、前記各電極の形成された領域において、前記表面の反対側の主面〔以下、「裏面」という〕から前記各電極に達する一つまたは複数のバイアホールが形成された半導体装置であって、隣接し合う2つの電極領域内の前記バイアホールが、前記電極が並ぶ方向からみて、互いに重なり合う部分を持たないことを特徴とする半導体装置。
IPC (3)：
H01L21/338 ,  H01L27/095 ,  H01L29/812
FI (2)：
H01L29/80 U ,  H01L29/80 E
F-Term (7)：
5F102GA01 ,  5F102GB02 ,  5F102GC01 ,  5F102GD01 ,  5F102GS09 ,  5F102HC15 ,  5F102HC30
Patent cited by the Patent：
Cited by examiner (4)
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