Pat
J-GLOBAL ID：200903068008906164

半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法

Inventor：
折田 裕重

About 折田 裕重


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 三好 秀和 (外7名)
Gazette classification：公開公報
Application number (International application number)：2000295146
Publication number (International publication number)：2002110802
Application date： Sep. 27, 2000
Publication date： Apr. 12, 2002
Summary：
【要約】【課題】 既に信号配線等が配置されていても、電圧降下が生じている主電源配線に容易に補強電源配線が引ける半導体装置のレイアウト方法を提供する。【解決手段】 フロアプラニングを行い、論理素子とI/Oを配置し、論理素子とI/Oの間に主電源配線、クロック配線と信号配線を配線する。そして、これら配置に前後して、論理素子を配置可能な位置に電圧降下対策用素子を配置し、I/Oを配置可能な位置に電圧供給用I/Oを配置する。さらに、主電源配線の電圧降下の解析を行い、電圧降下があれば、電圧降下対策用素子と電圧供給用I/Oの間に補強電源配線を配線する。
Claim (excerpt)：
フロアプラニングを行い、論理素子とI/Oを配置する第1の配置手段と、前記素子と前記I/Oの間に主電源配線、クロック配線と信号配線を配線する第1の配線手段と、前記主電源配線の電圧降下の解析を行い、前記電圧降下の有無の判定を行う電圧降下検出手段と、前記論理素子の動作のタイミング解析を行い、タイミングを満たしているかの判定を行い、満たしていない場合はバッファの変更を行うタイミング整合手段と、前記論理素子を配置可能な位置に電圧降下対策用素子を配置し、前記I/Oを配置可能な位置に電圧供給用I/Oを配置する第2の配置手段と、前記電圧降下対策用素子と前記電圧供給用I/Oの間に補強電源配線を配線する第2の配線手段とを有することを特徴とする半導体装置のレイアウト装置。
IPC (5)：
H01L 21/82 ,  G06F 17/50 658 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822
FI (5)：
G06F 17/50 658 K ,  G06F 17/50 658 U ,  H01L 21/82 L ,  H01L 21/82 C ,  H01L 27/04 D
F-Term (30)：
5B046AA08 ,  5B046BA05 ,  5B046BA06 ,  5F038CA03 ,  5F038CA07 ,  5F038CA17 ,  5F038CD02 ,  5F038CD15 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064BB26 ,  5F064DD02 ,  5F064DD03 ,  5F064DD13 ,  5F064DD24 ,  5F064DD34 ,  5F064EE02 ,  5F064EE15 ,  5F064EE17 ,  5F064EE23 ,  5F064EE26 ,  5F064EE27 ,  5F064EE52 ,  5F064EE54 ,  5F064FF07 ,  5F064FF48 ,  5F064HH06 ,  5F064HH10 ,  5F064HH12
Patent cited by the Patent：
Cited by examiner (14)
Show all

Return to Previous Page

TOP

BOTTOM