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J-GLOBAL ID：200903069008210581

ワイドバンドギャップ半導体縦型MOSFETとその製造方法。

Inventor：
上野 勝典

About 上野 勝典


Applicant, Patent owner：
富士電機デバイステクノロジー株式会社

About 富士電機デバイステクノロジー株式会社


Agent (1)： 山本 浩
Gazette classification：公開公報
Application number (International application number)：2006301371
Publication number (International publication number)：2008118011
Application date： Nov. 07, 2006
Publication date： May. 22, 2008
Summary：
【課題】ワイドバンドギャップ半導体縦型MOSFETであっても、低オン抵抗と、高信頼性の高耐圧縦型MOSFETとその製造方法を提供すること。 【解決手段】ワイドバンドギャップ半導体からなり、活性部と周辺に配設される耐圧構造部とを有し、n+半導体基板1の一面にn-ドリフト層3とpベース層4と前記活性部内に配置されるn+ソース層5とを順に備え、前記活性部では前記n+ソース層5表面から前記n-ドリフト層3に達し、前記耐圧構造部では最表面のpベース層4から前記n-ドリフト層3に達する、トレンチ100と、該トレンチ側壁を覆うp型チャネル形成層6と、該p型チャネル形成層表面を含むトレンチを埋めるゲート電極とを備えるMOSFETにおいて、前記耐圧構造部内のゲート電極8は電位的にフローティング状態に構成されているワイドバンドギャップ半導体縦型MOSFETとする。【選択図】 図1-3
Claim (excerpt)：
バンドギャップが3eV以上のワイドバンドギャップ半導体を主要構成材料とし、主電流の流れる活性部と該活性部を取り巻く周辺に配設される耐圧構造部とを有し、高不純物濃度の一導電型半導体基板の一面に低不純物濃度の一導電型ドリフト層と他導電型ベース層と前記活性部内に配置される一導電型ソース層とを順に備え、前記活性部では前記一導電型ソース層表面から前記一導電型ドリフト層に達し、前記耐圧構造部では最表面の他導電型ベース層から前記一導電型ドリフト層に達する、トレンチと、該トレンチ側壁を覆う他導電型チャネル形成層と、該他導電型チャネル形成層表面を含む前記トレンチ内表面を被覆するゲート酸化膜と前記トレンチを埋めるゲート電極とを備え、前記活性部のゲート電極と前記耐圧構造部のゲート電極とが異なる電極であることを特徴とするワイドバンドギャップ半導体縦型MOSFET。
IPC (4)：
H01L 29/12 ,  H01L 29/78 ,  H01L 21/336 ,  H01L 29/06
FI (8)：
H01L29/78 652T ,  H01L29/78 658A ,  H01L29/78 653A ,  H01L29/78 652E ,  H01L29/78 658E ,  H01L29/78 658G ,  H01L29/78 658F ,  H01L29/78 652P
Patent cited by the Patent：
Cited by applicant (4)
  • 炭化けい素UMOS半導体素子およびその製造方法
    Gazette classification：公開公報   Application number：特願平11-248115   Applicant：富士電機株式会社
  • 特許第3415340号公報(0029段落、図4〜図6)
  • 特許第3610721号公報(0043段落、図13)
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Cited by examiner (5)
  • 高耐圧半導体装置及びこの装置を用いた電力変換器
    Gazette classification：公開公報   Application number：特願平9-237511   Applicant：関西電力株式会社, 株式会社日立製作所
  • 高耐圧半導体装置
    Gazette classification：公開公報   Application number：特願平8-094171   Applicant：株式会社東芝
  • 超接合半導体素子
    Gazette classification：公開公報   Application number：特願2000-189590   Applicant：富士電機株式会社
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