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J-GLOBAL ID：200903069406037822

半導体記憶素子の製造方法

Inventor： 石原 数也
Applicant, Patent owner： シャープ株式会社
Agent (1)： 梅田 勝
Gazette classification：公開公報
Application number (International application number)：1997274329
Publication number (International publication number)：1999111930
Application date： Oct. 07, 1997
Publication date： Apr. 23, 1999
Summary：

【要約】【課題】 上部電極形成後に水素を含む不活性ガス雰囲気中で熱処理すると、強誘電体特性の劣化、リーク電流の増加が起こる。【解決手段】 下部電極7上に強誘電体膜8を形成し、強誘電体膜8を結晶化した後、水素或いは水素と不活性ガスの混合雰囲気にて熱処理をすることにより、MOSトランジスタ2のゲート絶縁膜とシリコン基板1との界面での欠陥を終端する。次に、上部電極10を強誘電体膜8上に第2の層間絶縁膜9に形成されたコンタクトホールを介して形成する。次に、第3の層間絶縁膜11を形成した後、コンタクトホールを形成し、MOSトランジスタ2と他の半導体記憶素子とを接続する金属配線12を形成し、その後、表面に表面保護膜13を形成する。

Claim (excerpt)：

半導体基板に形成されたスイッチングトランジスタとなるMOSトランジスタと、第1の層間絶縁膜に形成されたコンタクトホールを介して上記MOSトランジスタと電気的に接続され、強誘電体膜を誘電膜とするキャパシタとを備え、配線を介して、他の半導体記憶素子と接続されている半導体記憶素子の製造方法において、上記キャパシタの下部電極上に上記強誘電体膜を形成する工程と、上記強誘電体膜を結晶化した後、水素或いは水素と不活性ガスの混合雰囲気にて第1の熱処理をすることにより、上記MOSトランジスタのゲート絶縁膜と上記半導体基板との界面での欠陥を終端する工程と、上記キャパシタの上部電極を上記強誘電体膜上に直接又は第2の層間絶縁膜に形成されたコンタクトホールを介して形成する工程と、第3の層間絶縁膜を形成した後、コンタクトホールを形成し、上記MOSトランジスタと他の半導体記憶素子とを接続する配線を形成し、その後、表面に表面保護膜を形成することを特徴とする、半導体記憶素子の製造方法。

IPC (6)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

H01L 27/10 451 ,  H01L 27/10 651 ,  H01L 29/78 371

Patent cited by the Patent：

Cited by examiner (1)

• 半導体メモリ及びその作製方法
  Gazette classification：公開公報   Application number：特願平7-083242   Applicant：ソニー株式会社