Pat

J-GLOBAL ID：200903071144235878

半導体装置およびその製造方法

Inventor： 右田 真司
Applicant, Patent owner： 独立行政法人産業技術総合研究所
Gazette classification：公開公報
Application number (International application number)：2004090640
Publication number (International publication number)：2005277223
Application date： Mar. 25, 2004
Publication date： Oct. 06, 2005
Summary：

【課題】 高誘電率ゲート絶縁膜を用いたMISFETにおける、しきい値電圧のズレ、及び、ゲート漏れ電流の抑制を、絶縁膜の膜厚の増大を防ぎつつ実現する。【解決手段】 シリコン基板1上に形成した高誘電率絶縁膜2の上に、単原子層レベルないしは1nm以下の膜厚を有する、シリコン酸化膜3aないしはシリコン酸窒化膜3bを形成し、その上にゲート電極材料層4を形成する。高誘電率絶縁膜2の膜中に単原子層レベルないしは1nm以下の膜厚を有する、シリコン酸化膜3aないしはシリコン酸窒化膜3bを挿入してもよい。【選択図】 図1

Claim (excerpt)：

高誘電率絶縁膜上にゲート電極が形成されたMIS構造を有する半導体装置において、前記高誘電率絶縁膜と前記ゲート電極との間には単原子層または膜厚1nm以下の低誘電率絶縁物膜が形成されていることを特徴とする半導体装置。

IPC (5)：

H01L29/78 ,  C23C16/42 ,  H01L21/316 ,  H01L21/336 ,  H01L29/786

FI (6)：

H01L29/78 301G ,  C23C16/42 ,  H01L21/316 M ,  H01L29/78 617U ,  H01L29/78 617V ,  H01L29/78 617T

F-Term (40)：

4K030AA06 ,  4K030AA09 ,  4K030BA44 ,  4K030JA01 ,  4K030LA15 ,  5F058BA01 ,  5F058BD04 ,  5F058BD05 ,  5F058BD15 ,  5F058BF04 ,  5F058BF27 ,  5F058BF29 ,  5F058BJ01 ,  5F110AA04 ,  5F110AA08 ,  5F110AA12 ,  5F110CC01 ,  5F110DD12 ,  5F110EE02 ,  5F110FF01 ,  5F110FF02 ,  5F110FF04 ,  5F110FF09 ,  5F110FF10 ,  5F110FF29 ,  5F110GG02 ,  5F110GG17 ,  5F140AA06 ,  5F140AA24 ,  5F140AA39 ,  5F140BA01 ,  5F140BA20 ,  5F140BD01 ,  5F140BD02 ,  5F140BD06 ,  5F140BD09 ,  5F140BD11 ,  5F140BE10 ,  5F140BF01 ,  5F140BF05

Patent cited by the Patent：

Cited by examiner (2)

• 多層誘電体スタックおよびその方法
  Gazette classification：公開公報   Application number：特願2001-020773   Applicant：シャープ株式会社
• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願2002-187596   Applicant：日本電気株式会社