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J-GLOBAL ID：200903072871842651

電子回路テスタのタイミング校正及びタイミング校正の検証を行うシステム及び方法

Inventor：
ロミ・メイダー

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ノリユキ・スギハラ

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アンドリュー・ツェ

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ランディ・エル・ベイリー

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Applicant, Patent owner：
アジレント・テクノロジーズ・インク

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Agent (1)： 古谷 馨 (外3名)
Gazette classification：公開公報
Application number (International application number)：2002229933
Publication number (International publication number)：2003130938
Application date： Aug. 07, 2002
Publication date： May. 08, 2003
Summary：
【要約】【課題】電子回路テスタのタイミング校正および校正の検証を容易に行うためのシステムを提供すること。【解決手段】電子回路テスタのタイミングを校正し、該電子回路テスタのタイミング校正を検証するためのシステム及び方法を開示する。一部の実施例において、校正基準信号は、外部機器を介さずにロードボードインタフェースを通してテストヘッドから直接送信され、外部ワイヤやケーブルに関連するタイミング誤りを回避することができる。タイミング校正およびタイミング校正の検証機能は、単一の構成基板上に設けられ、これによって校正準備時間を従来のロボット式校正器に比べて削減している。加えて、テストチャネルの部分集合のみを一度に校正するように構成されたキャリブレーションボードを使用することにより、ピン数の多い電子回路テスタでも校正することができる。一部の実施例では、テストチャネルがキャリブレーションボードのコンパレータに直接接続され、機械的リレー選択マトリックスを通したときにテストチャネル信号の送信により生じる累積信号劣化および信号経路誤りも回避することができる。
Claim (excerpt)：
電子回路テスタ(10)を校正するためのシステムであって、電子回路テスタ(10)の実質的に一平面で終端する複数のテストコネクタ(30)を有するテストヘッド(12)に取り付け可能な基板(62)と、前記基板(62)上に配置され、前記テストコネクタ(30)との接触を得るために露出した複数のテストコネクタ用接触パッド(82)を含むコネクタインタフェース(64)と、前記基板(62)に支持され、前記コネクタインタフェース(64)と電気的に接続され、前記電子回路テスタ(10)を前記テストコネクタの平面に対して校正し該電子回路テスタの校正を検証するためのプロトコルに従って、前記テストコネクタ(30)を校正基準信号の信号源および1以上の選択されたテストコネクタ(30)と接続するように動作する校正回路(66)と、からなるシステム。
IPC (2)：
G01R 35/00 ,  G01R 31/28
FI (2)：
G01R 35/00 L ,  G01R 31/28 H
F-Term (12)：
2G132AA13 ,  2G132AD07 ,  2G132AE11 ,  2G132AE14 ,  2G132AE16 ,  2G132AE22 ,  2G132AE30 ,  2G132AF01 ,  2G132AG01 ,  2G132AG08 ,  2G132AH05 ,  2G132AL15
Patent cited by the Patent：
Cited by examiner (7)
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