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J-GLOBAL ID：200903081953385703

半導体回路及びMOS-DRAM

Inventor：
有本 和民

About 有本 和民

, 
築出 正樹

About 築出 正樹


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 河野 登夫
Gazette classification：公開公報
Application number (International application number)：1994282306
Publication number (International publication number)：1996017183
Application date： Nov. 16, 1994
Publication date： Jan. 19, 1996
Summary：
【要約】【目的】 高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なMOS-FETで構成される半導体回路を提供する。【構成】 MOS-FETQ1,Q2により構成される論理回路1を有した半導体回路において、MOS-FETQ1,Q2のバックゲートバイアス電圧Vcc,VSSとは異なる電圧Vpp,Vbbを供給する電圧供給手段15,13と、MOS-FETQ1,Q2のバックゲートバイアス電圧を、電圧Vcc,VSSと電圧Vcc,VSSとは異なる電圧Vpp,Vbbとに切り換えるスイッチング手段10とを備えた構成となっている。
Claim (excerpt)：
MOS-FETを有した半導体回路において、第1の電位又は第2の電位がバックゲートバイアス電位として与えられるべきMOS-FETと、第1の電位又は第2の電位をバックゲートバイアス電位として前記MOS-FETへ選択的に与えるスイッチング手段とを備えることを特徴とする半導体回路。
IPC (7)：
G11C 11/407 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 17/04 ,  H03K 17/30 ,  H03K 17/687 ,  H03K 19/094
FI (4)：
G11C 11/34 354 F ,  H01L 27/04 G ,  H03K 17/687 F ,  H03K 19/094 D
Patent cited by the Patent：
Cited by examiner (15)
  • 低消費電力型半導体集積回路
    Gazette classification：公開公報   Application number：特願平3-269248   Applicant：株式会社日立製作所
  • 消費電力が低減されたトランジスタ論理回路
    Gazette classification：公開公報   Application number：特願平5-100963   Applicant：株式会社東芝
  • 特開平3-082151
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