Pat
J-GLOBAL ID：200903083257182825

半導体装置及びその製造方法

Inventor：
古澤 健志

About 古澤 健志

, 
組橋 孝生

About 組橋 孝生

, 
町田 俊太郎

About 町田 俊太郎


Applicant, Patent owner：
株式会社日立製作所

About 株式会社日立製作所


Agent (1)： 作田 康夫
Gazette classification：公開公報
Application number (International application number)：2000159545
Publication number (International publication number)：2001338978
Application date： May. 25, 2000
Publication date： Dec. 07, 2001
Summary：
【要約】【課題】下層配線がエッチング保護膜に覆われている場合でも、形状劣化による導通不良を起こすことなく、低誘電率のメチルシロキサン系膜に高アスペクト比の溝や孔を加工する。【解決手段】メチルシロキサン系膜6の上層に酸化ケイ素系膜7を形成した積層膜を形成し、ハードマスク8を用いてこの積層膜を加工する。【効果】エッチング保護膜5をエッチングする際には、酸化ケイ素系膜7がメチルシロキサン系膜6のハードマスクとして作用し、メチルシロキサン系膜6に肩落ちが転写するのを防ぐため、断線・短絡不良を起こすことなく、多層配線の寄生容量を低減できる。
Claim (excerpt)：
以下の工程を有する半導体装置の製造方法。第1の導体膜上にメチルシロキサン系膜を形成する第1工程上記メチルシロキサン系膜上に上記メチルシロキサン系膜と異なる絶縁膜を形成する第2工程上記絶縁膜上にハードマスクを形成する第3工程レジストをマスクとして上記ハードマスクにパターンを転写した後、上記レジストを除去する第4工程上記ハードマスクをマスクとして上記メチルシロキサン系膜と上記絶縁膜の積層膜を部分的に除去し、上記第1の導体膜の一部を露出する第5工程上記第5工程で形成された上記積層膜の凹部に上記第1の導体膜と電気的に接続された第2の導体膜を形成する第6工程
IPC (2)：
H01L 21/768 ,  H01L 21/312
FI (3)：
H01L 21/312 C ,  H01L 21/90 J ,  H01L 21/90 A
F-Term (39)：
5F033HH11 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ33 ,  5F033KK11 ,  5F033KK33 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN37 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ13 ,  5F033QQ21 ,  5F033QQ23 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ92 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR23 ,  5F033RR25 ,  5F033SS15 ,  5F033SS22 ,  5F033TT04 ,  5F033XX23 ,  5F033XX27 ,  5F058AA10 ,  5F058AD02 ,  5F058AD05 ,  5F058AD10 ,  5F058AF04 ,  5F058AG01 ,  5F058AH02
Patent cited by the Patent：
Cited by examiner (8)
Show all

Return to Previous Page

TOP

BOTTOM