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J-GLOBAL ID：200903085807428188

半導体装置

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Inventor： 中嶋 一明 ,  須黒 恭一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998209933
Publication number (International publication number)：2000040824
Application date： Jul. 24, 1998
Publication date： Feb. 08, 2000
Summary：

【要約】【課題】 ゲート電極の仕事関数のばらつきを抑制して、トランジスタのしきい値のばらつきを低減する。【解決手段】 ゲート電極が単層又は積層構造の金属膜又は金属化合物膜によって構成された電界効果トランジスタを有する半導体装置において、前記ゲート電極の少なくとも底部側の一定以上の厚さの領域が面方位のそろった金属又は金属化合物によって構成されている。

Claim (excerpt)：

ゲート電極が単層又は積層構造の金属膜又は金属化合物膜によって構成された電界効果トランジスタを有する半導体装置において、前記ゲート電極の少なくとも底部側の一定以上の厚さの領域が面方位のそろった金属又は金属化合物によって構成されていることを特徴とする半導体装置。

IPC (2)：

H01L 29/78 ,  H01L 29/40

FI (2)：

H01L 29/78 301 G ,  H01L 29/40 Z

F-Term (35)：

4M104AA01 ,  4M104BB30 ,  4M104BB33 ,  4M104BB37 ,  4M104DD03 ,  4M104DD04 ,  4M104DD37 ,  4M104EE03 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104GG09 ,  4M104HH20 ,  5F040DA06 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC06 ,  5F040EC12 ,  5F040ED03 ,  5F040ED04 ,  5F040EF02 ,  5F040EF11 ,  5F040FA01 ,  5F040FA02 ,  5F040FA04 ,  5F040FA07 ,  5F040FA15 ,  5F040FA17 ,  5F040FA18 ,  5F040FB02 ,  5F040FB04 ,  5F040FC00 ,  5F040FC28

Patent cited by the Patent：

Cited by examiner (1)

• 特開平2-087575