Pat
J-GLOBAL ID：200903087137775585

半導体素子及びその製造方法

Inventor：
二宮 英彰

About 二宮 英彰


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 松山 允之 (外1名)
Gazette classification：公開公報
Application number (International application number)：2001198551
Publication number (International publication number)：2003017699
Application date： Jun. 29, 2001
Publication date： Jan. 17, 2003
Summary：
【要約】【課題】 負荷短絡耐量を向上したトレンチゲート付き半導体素子を提供することを目的とする。【解決手段】 トレンチMOSゲート構造において、n型ベース層(1)とn型ソース領域(3)に挟まれたトレンチ(T)側壁部に、p型ベース層(2)よりも濃度が高く、トレンチの深さ方向に対してフラットな濃度分布を持つp型チャネル層(12)を形成する。このp型チャネル層により、素子のオン抵抗を高くすること無く、飽和電流を低減して短絡耐量を向上することができる。また、n型ソース領域をトレンチ側壁部分から形成することにより、短絡耐量は更に向上する。そして、エミッタ電極(7)とn型ソース領域との接続を、トレンチ側壁で行うことにより、素子の微細化も実現でき、オン抵抗の低減も可能となる。
Claim (excerpt)：
第1導電型ベース層と、前記第1導電型ベース層の上に設けられた第2導電型ベース層と、前記第2導電型ベース層を貫通して前記第1導電型ベース層に達するトレンチと、前記第2導電型ベース層の上に選択的に形成された第1導電型ソース領域と、前記第2導電型ベース層と前記トレンチとの間に設けられ前記第2導電型ベース層よりも高い不純物濃度を有する第2導電型チャネル層と、前記トレンチの内壁面上に形成されたゲート絶縁膜と、前記トレンチの内部にあって、前記ゲート絶縁膜を介して前記第2導電型チャネル層上に配設されたゲート電極と、前記第1導電型ソース領域及び前記第2導電型ベース層と電気的に接続された第1の主電極と、を備え、前記第2導電型チャネル層は、前記トレンチの深さ方向に沿って略一様な不純物濃度分布を有することを特徴とする半導体素子。
IPC (4)：
H01L 29/78 653 ,  H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 655
FI (5)：
H01L 29/78 653 A ,  H01L 29/78 652 B ,  H01L 29/78 652 E ,  H01L 29/78 652 H ,  H01L 29/78 655 A
Patent cited by the Patent：
Cited by examiner (12)
Show all

Return to Previous Page

TOP

BOTTOM