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J-GLOBAL ID：200903093057434027

半導体記憶装置およびその製造方法

Inventor：
五十嵐 泰史

About 五十嵐 泰史


Applicant, Patent owner：
沖電気工業株式会社

About 沖電気工業株式会社


Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：1999156629
Publication number (International publication number)：2000349255
Application date： Jun. 03, 1999
Publication date： Dec. 15, 2000
Summary：
【要約】【課題】 容量素子に接続される配線が酸化しにくい構造を実現する。【解決手段】 下地10は、基板16と、層間絶縁膜18と、SiO2 膜20とで構成されている。容量素子12は、下地の上面に設けられていて、下部電極22、強誘電体膜24および上部電極26がこの順序で積層したものである。配線構造14は、下地中にそれぞれ設けられた主配線層28とバリアメタル層30とで構成されていて、下部電極に接続されている。主配線層と下部電極との間は、バリアメタル層により隔離される。このバリアメタル層は、酸素に対して非透過材として作用するものである。
Claim (excerpt)：
下地と、容量素子と、配線構造とを具えた半導体記憶装置であって、前記容量素子は下部電極を具えていて、該下部電極が前記下地の上面に設けられており、前記配線構造は、前記下地中にそれぞれ設けられた主配線層とバリアメタル層とで構成されていて、該バリアメタル層が前記下部電極に接続されており、前記主配線層と前記下部電極との間が、前記バリアメタル層により隔離されていて、前記バリアメタル層は、酸素に対して非透過材として作用するものであることを特徴とする半導体記憶装置。
IPC (4)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3205 ,  H01L 27/10 451
FI (4)：
H01L 27/10 621 A ,  H01L 27/10 451 ,  H01L 21/88 R ,  H01L 27/10 651
F-Term (64)：
5F033HH04 ,  5F033HH07 ,  5F033HH11 ,  5F033HH12 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH26 ,  5F033HH27 ,  5F033HH28 ,  5F033HH29 ,  5F033HH30 ,  5F033HH32 ,  5F033HH33 ,  5F033HH35 ,  5F033JJ01 ,  5F033KK04 ,  5F033KK07 ,  5F033KK11 ,  5F033KK19 ,  5F033KK20 ,  5F033KK21 ,  5F033KK25 ,  5F033KK26 ,  5F033KK27 ,  5F033KK28 ,  5F033KK29 ,  5F033KK30 ,  5F033KK32 ,  5F033KK33 ,  5F033MM01 ,  5F033MM05 ,  5F033MM08 ,  5F033MM12 ,  5F033MM13 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ78 ,  5F033RR04 ,  5F033SS11 ,  5F033VV16 ,  5F033XX01 ,  5F033XX14 ,  5F083AD22 ,  5F083AD49 ,  5F083FR02 ,  5F083GA25 ,  5F083GA28 ,  5F083JA15 ,  5F083JA35 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083PR15 ,  5F083PR33 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (5)
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