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J-GLOBAL ID：201003040849214320

絶縁分離された集積回路装置

Inventor： ウィリアムズ,リチャード・ケイ ,  ディズニー,ドナルド・レイ ,  チャン,ワイ・ティエン
Applicant, Patent owner： アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド
Agent (7)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  酒井 將行 ,  荒川 伸夫 ,  佐々木 眞人
Gazette classification：公表公報
Application number (International application number)：2010500907
Publication number (International publication number)：2010522986
Application date： Feb. 27, 2008
Publication date： Jul. 08, 2010
Summary：

半導体装置の分離構造は、フロア分離領域と、フロア分離領域の上方の誘電体の充填されたトレンチと、トレンチの底部からフロア分離領域にまで下方へ延びる側壁分離領域とを備える。この構造は、半導体基板内に比較的深い分離されたポケットを設ける一方、基板にエッチングされなければならないトレンチの深さの制限を設ける。MOSFET、バイポーラトランジスタ、ダイオードおよびJFETを含む種々のデバイスが、分離されたポケット内に形成される。

Claim (excerpt)：

半導体基板に形成された半導体構造であって、前記基板はエピタキシャル層を備えず、前記半導体構造は分離構造を備え、前記分離構造は、 前記基板に埋め込まれた第一導電型のフロア分離領域と、 前記基板の表面から下方へ延びる充填されたトレンチであって、前記充填されたトレンチは誘電体材料を備え、前記充填されたトレンチの底部は前記フロア分離領域の上方に配置される、充填されたトレンチと、 前記第一導電型の側壁分離領域であって、前記側壁領域が前記フロア分離領域に重なるように、前記充填されたトレンチの底部から少なくとも前記フロア分離領域にまで下方へ延び、前記フロア分離領域と充填されたトレンチと側壁領域とは一体で前記基板の分離されたポケットを囲み、前記基板の前記分離構造の外部に隣接する部分は前記第一導電型と反対の第二導電型である、側壁分離領域と、 前記分離されたポケット内に配置されたウェルであって、前記ウェルは少なくとも上側部分と下側部分とを含み、前記上側部分は前記下側部分の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、ウェルと、 MOSFETであって、前記MOSFETは、前記基板の表面の上にありゲート誘電体層により前記基板から分離されたゲートと、前記ゲートの下方の前記基板の表面に近接して配置されたチャネル領域を備えるボディ領域と、前記基板の前記表面に近接して配置されたソース領域と、前記基板の前記表面に近接して配置されたドレイン領域と、を備え、前記チャネル領域は前記ソース領域と前記ドレイン領域との間に配置され、前記ソース領域と前記ドレイン領域と前記ボディ領域とは前記ウェル内に配置される、MOSFETと、 を備える、半導体構造。

IPC (14)：

H01L 21/76 ,  H01L 27/08 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 27/088 ,  H01L 27/06 ,  H01L 21/822 ,  H01L 27/082 ,  H01L 21/331 ,  H01L 29/732 ,  H01L 29/861 ,  H01L 21/337 ,  H01L 29/808 ,  H01L 29/78

FI (12)：

H01L21/76 M ,  H01L21/76 L ,  H01L27/08 331A ,  H01L27/08 321A ,  H01L27/08 102A ,  H01L27/06 102A ,  H01L27/08 101B ,  H01L29/72 P ,  H01L29/91 D ,  H01L29/80 C ,  H01L27/08 101C ,  H01L29/78 301R

F-Term (97)：

5F003AP06 ,  5F003BA25 ,  5F003BA27 ,  5F003BA96 ,  5F003BC08 ,  5F003BE07 ,  5F003BH06 ,  5F003BH07 ,  5F003BH18 ,  5F003BJ03 ,  5F003BP21 ,  5F003BP94 ,  5F003BZ01 ,  5F003BZ02 ,  5F003BZ03 ,  5F032AA34 ,  5F032AA35 ,  5F032AA44 ,  5F032AA84 ,  5F032AB01 ,  5F032AC03 ,  5F032BA03 ,  5F032BA06 ,  5F032BB01 ,  5F032BB06 ,  5F032CA15 ,  5F032CA16 ,  5F032CA17 ,  5F032CA18 ,  5F032CA20 ,  5F032CA24 ,  5F032DA02 ,  5F032DA23 ,  5F032DA43 ,  5F032DA60 ,  5F048AA04 ,  5F048AA05 ,  5F048AC01 ,  5F048AC03 ,  5F048AC07 ,  5F048AC10 ,  5F048BA01 ,  5F048BA12 ,  5F048BB05 ,  5F048BB07 ,  5F048BB08 ,  5F048BB12 ,  5F048BC03 ,  5F048BC06 ,  5F048BE03 ,  5F048BE09 ,  5F048BF06 ,  5F048BF07 ,  5F048BF16 ,  5F048BF18 ,  5F048BG13 ,  5F048BH01 ,  5F048CA14 ,  5F082AA02 ,  5F082BA02 ,  5F082BA05 ,  5F082BA11 ,  5F082BA22 ,  5F082BA41 ,  5F082BA47 ,  5F082BC03 ,  5F082BC04 ,  5F082BC08 ,  5F082BC09 ,  5F082BC11 ,  5F082DA03 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD04 ,  5F102GJ03 ,  5F102GL03 ,  5F102GR07 ,  5F102GR09 ,  5F102GR12 ,  5F102HC07 ,  5F102HC15 ,  5F140AB03 ,  5F140AC21 ,  5F140BF01 ,  5F140BF04 ,  5F140BF54 ,  5F140BG08 ,  5F140BH14 ,  5F140BH15 ,  5F140BH17 ,  5F140BH30 ,  5F140BH43 ,  5F140BH47 ,  5F140CB04 ,  5F140CB08 ,  5F140CD01

Patent cited by the Patent：

Cited by examiner (9)

• エピレス基板における分離型の相補型MOS装置
  Gazette classification：公表公報   Application number：特願2004-529364   Applicant：アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド
• 特開昭63-009968
  
• 二重隔離構造を有する半導体素子及びその製造方法
  Gazette classification：公開公報   Application number：特願2003-051819   Applicant：三星電子株式会社
• 特開平1-149464
  
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平9-041799   Applicant：シャープ株式会社
• 特開昭61-003449
  
• 半導体集積回路装置
  Gazette classification：公開公報   Application number：特願平10-335869   Applicant：三洋電機株式会社
• モジュラーバイポーラ-CMOS-DMOSアナログ集積回路およびパワートランジスタ技術
  Gazette classification：公表公報   Application number：特願2004-540161   Applicant：アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド
• トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ
  Gazette classification：公表公報   Application number：特願2004-529419   Applicant：アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド