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J-GLOBAL ID：201103018979123043

オフセット上部画素電極構成

Inventor：
フォン ウェルネ、 ティム

About フォン ウェルネ、 ティム

, 
レイノルズ、 キーラン

About レイノルズ、 キーラン

, 
ピュイ、 ブーン ヒーン

About ピュイ、 ブーン ヒーン


Applicant, Patent owner：
プラスティック ロジック リミテッド

About プラスティック ロジック リミテッド


Agent (3)： 三好 秀和 ,  伊藤 正和 ,  原 裕子
Gazette classification：公表公報
Application number (International application number)：2011506778
Publication number (International publication number)：2011519072
Application date： Apr. 27, 2009
Publication date： Jun. 30, 2011
Summary：
本発明は、上部画素電極が共通(COM)電極および隣接素子のゲート電極に重なるようなオフセット構成で配置された半導体構造体に関する。このような構成により素子性能の向上が可能となり、その結果、蓄積容量が大きくなる等の特徴が得られる。
Claim (excerpt)：
少なくとも3層の導電層を支持する基板を備える多層電子構造であって、前記導電層はそれぞれ誘電層によって隣接層から分離され、前記導電層のうちの第1の層は、アクティブマトリクス光電子素子の画素を駆動するための薄膜トランジスタ(TFT)のドレイン電極およびソース電極を画定し、前記導電層のうちの中間の第2の層は、前記トランジスタのゲート電極と、前記アクティブマトリクス画素の電気的状態を維持するために電荷を蓄積するコンデンサの第1のプレートとを画定し、前記導電層のうちの第3の層は前記コンデンサの第2のプレートを画定し、前記第2のプレートは、前記ゲート電極に対して垂直方向にオフセットされるように、かつ、前記第1のプレートと、アクティブマトリクス光電子素子の隣接画素を駆動するための薄膜トランジスタの少なくともゲート電極とに垂直方向に重なるように、水平方向に配置されることを特徴とする多層電子構造。
IPC (4)：
G09F 9/30 ,  H01L 29/786 ,  H01L 21/336 ,  H01L 51/05
FI (9)：
G09F9/30 338 ,  H01L29/78 612C ,  H01L29/78 618B ,  H01L29/78 626C ,  H01L29/78 612D ,  H01L29/78 617U ,  H01L29/78 617T ,  H01L29/78 627C ,  H01L29/28 100A
F-Term (40)：
5C094AA21 ,  5C094BA03 ,  5C094DA06 ,  5C094DA13 ,  5C094DB01 ,  5C094EA04 ,  5C094FA01 ,  5C094FA02 ,  5C094FB01 ,  5C094FB04 ,  5C094FB12 ,  5C094FB14 ,  5C094FB16 ,  5C094GB10 ,  5F110AA26 ,  5F110AA30 ,  5F110BB01 ,  5F110CC05 ,  5F110DD01 ,  5F110DD02 ,  5F110EE01 ,  5F110EE02 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF05 ,  5F110FF09 ,  5F110FF27 ,  5F110FF28 ,  5F110GG05 ,  5F110GG25 ,  5F110GG42 ,  5F110HK01 ,  5F110HK02 ,  5F110HK21 ,  5F110HK32 ,  5F110HK33 ,  5F110NN73 ,  5F110QQ06
Patent cited by the Patent：
Cited by applicant (5)
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Cited by examiner (4)
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