Pat
J-GLOBAL ID：201603016123813612

半導体装置

Inventor：
齋藤 渉

About 齋藤 渉

, 
筒井 一生

About 筒井 一生

, 
岩井 洋

About 岩井 洋

, 
角嶋 邦之

About 角嶋 邦之

, 
若林 整

About 若林 整


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (3)： 池上 徹真 ,  須藤 章 ,  松山 允之
Gazette classification：公開公報
Application number (International application number)：2014159280
Publication number (International publication number)：2016039161
Application date： Aug. 05, 2014
Publication date： Mar. 22, 2016
Summary：
【課題】ソース電極またはドレイン電極のコンタクト抵抗が低減された半導体装置を提供する。【解決手段】GaN系半導体の第1の半導体層10と、第1の半導体層10上に設けられ、第1の半導体層よりもバンドギャップの大きい、GaN系半導体の第2の半導体層12と、第2の半導体層12上に設けられ、少なくともいずれか一方の第2の半導体層12に接する側に、複数の凸部14aおよび16aを有するソース電極14およびドレイン電極16と、ソース電極14とドレイン電極16との間の第2の半導体層上12に設けられるゲート電極18と、を備える。【選択図】図1
Claim (excerpt)：
GaN系半導体の第1の半導体層と、 前記第1の半導体層上に設けられ、前記第1の半導体層よりもバンドギャップの大きい、GaN系半導体の第2の半導体層と、 前記第2の半導体層上に設けられるソース電極およびドレイン電極であって、前記ソース電極および前記ドレイン電極の少なくともいずれか一方の前記第2の半導体層に接する側に、複数の凸部を有する前記ソース電極および前記ドレイン電極と、 前記ソース電極と前記ドレイン電極との間の前記第2の半導体層上に設けられるゲート電極と、 を備える半導体装置。
IPC (8)：
H01L 21/338 ,  H01L 29/812 ,  H01L 29/778 ,  H01L 29/417 ,  H01L 29/41 ,  H01L 21/28 ,  H01L 21/336 ,  H01L 29/78
FI (9)：
H01L29/80 F ,  H01L29/80 H ,  H01L29/50 J ,  H01L29/44 S ,  H01L29/44 L ,  H01L29/44 P ,  H01L29/50 M ,  H01L21/28 301B ,  H01L29/78 301B
F-Term (47)：
4M104AA04 ,  4M104AA07 ,  4M104BB02 ,  4M104BB05 ,  4M104BB06 ,  4M104BB09 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104CC01 ,  4M104FF06 ,  4M104FF11 ,  4M104FF27 ,  4M104GG09 ,  4M104GG12 ,  4M104HH15 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD04 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR12 ,  5F102GR15 ,  5F140AA10 ,  5F140BA06 ,  5F140BA09 ,  5F140BB18 ,  5F140BD07 ,  5F140BD11 ,  5F140BF01 ,  5F140BF05 ,  5F140BH05 ,  5F140BH08 ,  5F140BJ01 ,  5F140BJ05 ,  5F140BJ07 ,  5F140BJ10
Patent cited by the Patent：
Cited by examiner (5)
Show all

Return to Previous Page

TOP

BOTTOM