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J-GLOBAL ID：201702211827959880   整理番号：17A0565957

28nmFDSOIにおける完全合成可能な10.06Gbps16.1mWインジェクションロックCDR

A Fully-Synthesizable 10.06Gbps 16.1mW Injection-Locked CDR in 28nm FDSOI

著者 (6件)： THARAYIL NARAYANAN Aravind (Department of Physical Electronics, Tokyo Institute of Technology) ,  DENG Wei (Apple Inc.) ,  YANG Dongsheng (Department of Physical Electronics, Tokyo Institute of Technology) ,  WU Rui (Department of Physical Electronics, Tokyo Institute of Technology) ,  OKADA Kenichi (Department of Physical Electronics, Tokyo Institute of Technology) ,  MATSUZAWA Akira (Department of Physical Electronics, Tokyo Institute of Technology)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E100.C  号： 3  ページ： 259-267(J-STAGE)  発行年： 2017年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 有線のチップ間相互接続のための完全デジタル合成可能なPVT耐性クロック・データ・リカバリ(CDR)アーキテクチャを開示した。ここで提案したアーキテクチャにより,CDRとデジタルコアとの共合成を可能にした。それにより,従来のCDR接続形態を作製するさい必要であった労力を浪費するマニュアルレイアウトとインターフェイス作製工程を,排除することができ,設計工程と市場投入までの時間を大幅に短縮することができた。さらに,提案したCDRアーキテクチャは,異なるプロセスノードへの容易な移行を可能にする大部分のサブシステムの再使用可能性を有した。提案したCDRはまた,PVT上の方向性を保証するための自己較正方式をも備えていた。提案した完全に合成可能なCDRを,28nmFDSOIプロセスを利用して試作した。このシステムで,1V電源/16.1mWの電力で,最大データレート10.06Gbpsを実現した。(翻訳著者抄録)

シソーラス用語： *SOI構造 ,  *信号再生 ,  設計 ,  伝送速度 ,  レイアウト ,  電気回路 ,  ディジタル回路 ,  消費電力 ,  *通信
準シソーラス用語： CDR【デジィタル通信】 ,  *FDSOI ,  アーキテクチャ設計 ,  インタフェイス回路 ,  *クロック・データ・リカバリ ,  *チップ間通信 ,  データレート ,  集積回路レイアウト ,  低消費電力

著者キーワード (5件)： fully-synthesizable ,  all-digital ,  clock data recovery ,  injection locking ,  phase-filtering

分類 (2件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T)

引用文献 (19件)：

• [1] W. Deng, D. Yang, T. Ueno, T. Siriburanon, S. Kondo, K. Okada, and A. Matsuzawa, “A Fully Synthesizable All-Digital PLL With Interpolative Phase Coupled Oscillator, Current-Output DAC, and Fine-Resolution Digital Varactor Using Gated Edge Injection Technique,” IEEE J. Solid-State Circuits, vol.50, no.1, pp.68-80, Jan. 2015.
• [2] M. Faisal and D.D. Wentzloff, “An automatically placed-and-routed ADPLL for Themedradio Band using PWM to Enhance DCO Resolution,” IEEE Radio Frequency Integrated Circuits Symposium, pp.115-118, June 2013.
• [3] M.-T. Hsieh and G. Sobelman, “Architectures for Multi-Gigabit Wire-Linked Clock and Data Recovery,” IEEE Circuits Syst. Mag, vol.8, no.4, pp.45-57, Aug. 2008.
• [4] A.T. Narayanan, W. Deng, D. Yang, R. Wu, K. Okada, and A. Matsuzawa, “A 0.011 mm² PVT-Robust Fully-Synthesizable CDR with a Data Rate of 10.05 Gb/s in 28nm FD SOI,” IEEE Asian Solid-State Circuits Conference, pp.285-288, Nov. 2014.
• [5] M.H. Perrott, Y. Huang, R.T. Baird, B.W. Garlepp, D. Pastorello, E.T. King, Q. Yu, D.B. Kasha, P. Steiner, L. Zhang, J. Hein, and B.D. Signore, “A 2.5-Gb/s Multi-Rate 0.25μm CMOS Clock and Data Recovery Circuit Utilizing a Hybrid Analog/Digital Loop Filter and All-Digital Referenceless Frequency Acquisition,” IEEE J. Solid-State Circuits, vol.41, no.12, pp.2930-2944, Dec. 2006.

タイトルに関連する用語 (1件)： CDR