半導体集積回路装置

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-187864
公開番号（公開出願番号）：特開2002-008386
出願日： 2000年06月22日
公開日（公表日）： 2002年01月11日
要約：

【要約】【課題】面積の増加を抑制しつつ、本体側の容量と参照側の容量とをより正確に合わせることができ、かつノイズに強い半導体集積回路装置を提供すること。【解決手段】第1メモリセルの情報が伝達される配線群(Bi:BL0,MBL0-01,IDL01)を含む第1カラムツリーと、第2メモリセルの情報が伝達される配線群(Bi:BL2,MBL0-23,IDL23)を含む第2カラムツリーと、データ線(DL)の電位と参照データ線(RDL)の電位との電位差を増幅する差動増幅器とを具備する。そして、第1メモリセルが選択されたとき、第1カラムツリーをデータ線(DL)に結合させるとともに第2カラムツリーを参照データ線(RDL)に結合させ、第2メモリセルが選択されたとき、第2カラムツリーをデータ線(DL)に結合させるとともに第1カラムツリーを参照データ線(RDL)に結合させるカラム切り替えゲート(0101)を、さらに具備する。

請求項（抜粋）：

情報を記憶する第1、第2メモリセルが配置されたメモリセルアレイと、前記第1メモリセルの情報が伝達される配線群を含む第1カラムツリーと、前記第2メモリセルの情報が伝達される配線群を含む第2カラムツリーと、入力側の電位と参照側の電位との差を増幅するセンス回路と、前記第1メモリセルが選択されたとき、前記第1カラムツリーを前記入力側に結合させるとともに前記第2カラムツリーを前記参照側に結合させ、前記第2メモリセルが選択されたとき、前記第2カラムツリーを前記入力側に結合させるとともに前記第1カラムツリーを前記参照側に結合させるカラム切り替えゲートとを具備することを特徴とする半導体集積回路装置。

IPC (7件)：

G11C 16/06 , H01L 21/8247 , H01L 27/115 , H01L 27/10 471 , H01L 27/10 481 , H01L 29/788 , H01L 29/792

FI (5件)：

H01L 27/10 471 , H01L 27/10 481 , G11C 17/00 634 E , H01L 27/10 434 , H01L 29/78 371

Fターム (45件)：

5B025AA03 , 5B025AD07 , 5B025AE05 , 5B025AE08 , 5F001AA01 , 5F001AB08 , 5F001AB09 , 5F001AC02 , 5F001AC06 , 5F001AD44 , 5F001AE02 , 5F001AE03 , 5F001AE08 , 5F001AE30 , 5F001AF24 , 5F001AG40 , 5F083EP02 , 5F083EP23 , 5F083ER02 , 5F083ER05 , 5F083ER09 , 5F083ER14 , 5F083ER19 , 5F083ER22 , 5F083ER30 , 5F083GA09 , 5F083GA11 , 5F083LA03 , 5F083LA04 , 5F083LA09 , 5F083LA10 , 5F083LA12 , 5F083ZA07 , 5F101BA01 , 5F101BB05 , 5F101BB17 , 5F101BC02 , 5F101BC11 , 5F101BD27 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BE14 , 5F101BF08 , 5F101BH21

引用特許：

審査官引用 (7件)

半導体記憶装置
公報種別：公開公報出願番号：特願平10-256602 出願人：株式会社東芝
ダイナミック型RAM
公報種別：公開公報出願番号：特願平9-108111 出願人：株式会社日立製作所, 日本テキサス・インスツルメンツ株式会社
半導体装置
公報種別：公開公報出願番号：特願平9-141097 出願人：株式会社日立製作所, 株式会社日立インフォメーションテクノロジー

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