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J-GLOBAL ID：200902253670159024   整理番号：08A0888009

高速かつ低消費電力な全加算器

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著者 (2件)： 原田津 (ソニー・エリクソン・モバイルコミュニケーションズ) ,  PHAM Cong-Kha (電通大)
資料名： 電子情報通信学会論文誌 A  (IEICE Transaction on Fundamentals of Electronics, Communications and Computer Sciences (Japan Edition))
巻： J91-A  号： 9  ページ： 915-918  発行年： 2008年09月01日 
JST資料番号： S0621A  ISSN： 0913-5707  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本論文では,フルスイング出力するXNOR回路を用いた10トランジスタ全加算器を提案する。0.18μm CMOSプロセスを用いて,HSPICEによるプレレイアウト及びポストレイアウトのシミュレーションを行った上性能を評価した。従来全加算器と比較した結果,提案全加算器は遅延及び消費電力がともに大きく改善された。(著者抄録)

シソーラス用語： *加算器 ,  消費電力 ,  NOR回路 ,  CMOS構造 ,  SPICEプログラム ,  ディジタルシミュレーション ,  遅延特性 ,  レイアウト ,  回路合成 ,  全加算器 ,  MOS構造

分類 (1件)： 汎用演算制御装置  (JC04020N)

引用文献 (5件)：

• R. Shalem, E. John, and L. K. John,“A novel low power energy recovery full adder cell,” IEEE Great Lakes VLSI Symp., pp. 380-383, Feb.1999.
• C.-H. Chang, J. Gu, and M. Zhang,“A review of 0.18 μm full adder performances for tree structured arithmetic circuits,” IEEE Trans. Very Large Scale Integr.(VLSI) Syst., vol.13, no.6, pp. 1309-1321, June 2005.
• 柳沢 慎, 範 公可,“低消費電力全加算器,”信学論 (A), voLJ88-A, no.10, pp. 1163-1167, 0ct.2005.
• S. Goel, A. Kumar, and M. A. Bayoumi,“Design of robust, energy-efficient full adders for deepsubmicrometer design using hybrid-CMOS logic style,” IEEE Trans. Very Large Scale Integr.(VLSI) Syst., vol.14, no.12, pp. 1309-1321, Dec.2006.
• J.-F. Lin, Y.-T. Hwang, M.-H. Sheu, and C.-C. Ho,“A novel high-speed and energy efficient 10-transistor full adder design,” IEEE Trans. Circuits Syst. I, Fundam. Theory Appl., vol.10, no.5, pp. 1050-1059, May 2007.

タイトルに関連する用語 (2件)： 低消費電力 ,  全加算器