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J-GLOBAL ID：200902282693373694   整理番号：07A0267201

ゲートレベルを用いたトランジスタショートに対するテスト生成法

Test Generation for Transistor Shorts based on Gate-level

著者 (5件)： 樋上喜信 (愛媛大 大学院理工学研究科) ,  SALUJA Kewal K. (Univ. Wisconsin-Madison) ,  高橋寛 (愛媛大 大学院理工学研究科) ,  小林真也 (愛媛大 大学院理工学研究科) ,  高松雄三 (愛媛大 大学院理工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 106  号： 528(DC2006 80-90)  ページ： 31-36  発行年： 2007年02月02日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 縮退故障や2線間ブリッジなど従来の故障モデルによるテストでは...

シソーラス用語： *CAD【計算機】 ,...
準シソーラス用語： *テスト生成 ,...

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分類 (2件)： CAD,CAM  (JE10000A) ,  トランジスタ  (NC03070N)

引用文献 (7件)：

• AITKEN, R. C. Fault Location with Current Monitoring. Proc. Int. Test Conf., 1991. 1991, 623-632
• FAN, X. A Nobel Stuck-at based Method for Transistor Stuck-Open Fault Diagnosis. Proc. Int. Test Conf., 2005. 2005, 378-386
• FAN, X. A Gate-Level Method for Transistor-Level Bridging Faults Diagnosis. Proc. VLSI Test Symp., 2006. 2006, 266-271
• HIGAMI, Y. Diagnosis of Transistor Shorts in Logic Test Environment. Proc. Asian Test Sympo., 2006. 2006, 354-359
• HIGAMI, Y. Fault Coverage and Fault Efficiency of Transistor Shorts using Gate-level Simulation and Test Generation. Proc. Int. Conf. on VLSI Design, 2007. 2007

タイトルに関連する用語 (4件)： ゲート ,  トランジスタ ,  ショート ,  テスト生成