特許
J-GLOBAL ID：200903018428745444
半導体記憶装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-287062
公開番号（公開出願番号）：特開平10-261772
出願日： 1997年10月20日
公開日（公表日）： 1998年09月29日
要約：
【要約】【課題】 高集積化に伴い素子が微細化された場合でも所定のキャパシタ容量を確保できる半導体記憶装置を提供する。さらに、デバイス信頼性を維持したままで所定のキャパシタ容量が確保された半導体記憶装置が容易に製造できる製造方法を提供する。【解決手段】 隣接するキャパシタ下部電極114間の分離幅が0.2μm以下で、かつ分離幅とキャパシタ下部電極の高さの比が1以上であり、キャパシタ上部電極116がキャパシタ誘電体膜115を覆い、かつキャパシタ下部電極の分離部分に生じた段差を埋め込むように形成されている半導体記憶装置。キャパシタ上部電極を、エッチング可能なガスを含むプラズマ中で形成する半導体記憶装置の製造方法。
請求項（抜粋）：
主表面を有する半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板の主表面にまで達する開口部を有する層間絶縁膜と、前記開口部に埋め込まれた接続部材と、前記接続部材を介して前記半導体基板の主表面と電気的に接続され溝によって分離されて隣接配置された複数のキャパシタ下部電極と、前記キャパシタ下部電極を覆いかつ前記溝の一部を段差として残して形成された高誘電率材料からなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極を備えた半導体記憶装置であって、隣接する前記キャパシタ下部電極間の分離幅が0.2μm以下で、かつ前記分離幅と前記キャパシタ下部電極の高さの比が1以上であり、前記キャパシタ上部電極が前記キャパシタ誘電体膜を覆い、かつ前記段差を埋め込むように形成されていることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 651
, H01L 27/04 C
, H01L 27/10 621 B
