特許
J-GLOBAL ID：201203016586245222
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (3件)：
宮崎 昭夫
, 石橋 政幸
, 緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2012-002268
公開番号（公開出願番号）：特開2012-094895
出願日： 2012年01月10日
公開日（公表日）： 2012年05月17日
要約：
【課題】高密度で素子特性に優れた、SRAMを備えた半導体装置を提供する。【解決手段】一対の駆動トランジスタと一対の負荷トランジスタと一対のアクセストランジスタを備えたSRAMセル単位を有する半導体装置であって、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、前記駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有する半導体装置。【選択図】図5
請求項（抜粋）：
一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタと一対の第1及び第2アクセストランジスタを備えたSRAMセル単位を有する半導体装置であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、
前記第1及び第2駆動トランジスタはそれぞれ、前記の各アクセストランジスタのチャネル幅より広いチャネル幅を有し、
前記第1及び第2駆動トランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各アクセストランジスタを構成する半導体層の数より多い、半導体装置。
IPC (2件)：
FI (1件)：
Fターム (23件)：
5F083BS03
, 5F083BS05
, 5F083BS15
, 5F083BS17
, 5F083BS27
, 5F083BS46
, 5F083GA09
, 5F083HA02
, 5F083JA02
, 5F083JA05
, 5F083JA06
, 5F083JA19
, 5F083JA35
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083LA01
, 5F083LA02
, 5F083LA21
, 5F083MA06
, 5F083MA16
, 5F083PR40
審査官引用 (6件)
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特許第6706571号
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半導体記憶装置
公報種別：公開公報
出願番号：特願2001-176453
出願人：株式会社日立製作所
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半導体装置およびその製造方法
公報種別：公開公報
出願番号：特願2001-224740
出願人：株式会社東芝
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引用文献：
審査官引用 (1件)
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Static noise margin of the full DG-CMOS SRAM cell using bulk FinFETs (Omega MOSFETs)
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