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J-GLOBAL ID：200902225297381443   整理番号：07A0820093

小容量RAMを用いたオペランド・バイパスの複雑さの低減手法

Low-complexity Operand Bypass Using Small RAM

著者 (5件)： 三輪忍 (京大) ,  一林宏憲 (東大) ,  入江英嗣 (科学技術振興機構) ,  五島正裕 (東大) ,  富田眞治 (京大)
資料名： 情報処理学会論文誌  (IPSJ Journal)
巻： 48  号： SIG13(ACS19)  ページ： 58-69  発行年： 2007年08月15日 
JST資料番号： Z0778A  ISSN： 0387-5806  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 配線遅延の相対的な増大にともない,近年,長い配線を持つレジス...

シソーラス用語： *キャッシュメモリ ,...
準シソーラス用語： オペランドバイパス ,...

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分類 (2件)： 記憶方式  (JC02040V) ,  計算機システム開発  (JD02010R)

引用文献 (28件)：

• Blasubramonian, R., Dwarkadas, S. and Albonesi, D. H.: Reducing the Complexity of the Register File in Dynamic Superscalar Processors, Proc.34th International Symposium on Microarchitecture, pp. 237-248(2001).
• Borch, E. and Tune, E.: Loose Loops Sink Chips, Proc.8th International Symposium on High Performance Computer Architecture, pp. 299-310(2002).
• Butts, J. A. and Sohi, G. S.: Characterizing and Predicting Value Degree of Use, Proc.35th International Symposium on Microarchitecture, pp. 15-26(2002).
• Butts, J. A. and Sohi, G. S.: Use-Based Register Caching with Decoupled Indexing, Proc.31st International Symposium on Computer Architecture, pp. 302-313(2004).
• Wijeratne, S. B., et al.: A 9 GHz 65 nm Intel Pentium 4 Processor Integer Execution Core, International Solid-State Circuits Conference, pp. 353-365(2006).

タイトルに関連する用語 (5件)： RAM ,  オペランド ,  バイパス ,  複雑さ ,  手法