縮退テストツールを用いたトランジスタ短絡に対する故障シミュレーションとテスト生成

HIGAMI Yoshinobu; SALUJA Kewal K.; TAKAHASHI Hiroshi; KOBAYASHI Shin-ya; TAKAMATSU Yuzo

文献

J-GLOBAL ID：200902247718319940 整理番号：08A0224645

縮退テストツールを用いたトランジスタ短絡に対する故障シミュレーションとテスト生成

Fault Simulation and Test Generation for Transistor Shorts Using Stuck-at Test Tools

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資料名：
巻： E91-D 号： 3 ページ： 690-699 発行年： 2008年03月01日
JST資料番号： L1371A ISSN： 0916-8532 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

本稿は,論理レベルの故障シミュレーションとテスト生成を用いて,トランジスタ短絡故障を検出するための手法を提示する。本稿は,2つのタイプのトランジスタ故障,すなわち,強い短絡と弱い短絡とを検討する。これらの故障は我々の以前の研究で導入されたものであり,故障ゲートの出力の値に基づいて定義される。提案した故障シミュレーションとテスト生成は,縮退故障を扱うために設計されたゲートレベルツールを用いて遂行され,トランジスタレベルのツールは必要としない。テスト生成プロセスにおいて,回路はインバータを挿入することにより修正され,縮退テストジェネレータが用いられる。この修正された回路はテスト生成プロセスの間でのみ利用されるので,回路修正はテスト容易化技法を意味するのではない。さらに,生成されたテストパターンは故障シミュレーションにより圧縮される。また,弱い短絡モデルはその振る舞いに不確実性を含んでいるので,我々は,3つの異なる方法,すなわち,楽観的,悲観的,および確率的な方法で故障検出率と故障効率性を定義し,それらの評価を行う。最後に,ISCASベンチマーク回路に対する実験結果を用いて提案手法の有効性を示す。(翻訳著者抄録)

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固体デバイス計測・試験・信頼性

引用文献 (10件)：

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