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J-GLOBAL ID：200902254154238011   整理番号：07A0337833

差動対回路に基づいた54×54ビット乗算器の設計と評価

Design and Evaluation of a 54×54-bit Multiplier Based on Differential-Pair Circuitry

著者 (3件)： MOCHIZUKI Akira (Tohoku Univ., Sendai-shi, JPN) ,  SHIRAHAMA Hirokatsu (Tohoku Univ., Sendai-shi, JPN) ,  HANYU Takahiro (Tohoku Univ., Sendai-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E90-C  号： 4  ページ： 683-691  発行年： 2007年04月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿は0.18μmCMOSの完全差動対回路(DPC)を使った...

シソーラス用語： 論理回路 ,...

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分類 (2件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T)

引用文献 (18件)：

• HANAWA, M. A 4.3 ns 0.3μm CMOS 54×54b multiplier using precharged pass-transistor logic. IEEE ISSCC Digest of Technical Papers, Feb. 1996. 1996, 364-365
• INOUE, A. A 4.1 ns compact 54×54b multiplier utilizing sign select booth encoders. IEEE ISSCC Digest of Technical Papers, Feb. 1997. 1997, 416-417
• HAGIHARA, Y. A 2.7 ns 0.25μm CMOS 54×54b multiplier. IEEE ISSCC Digest of Technical Papers, Feb. 1998. 1998, 296-297
• MORI, J. A 10-ns 54×54b parallel structured full array multiplier with 0.5-μm CMOS technology. IEEE J. Solid-State Circuits. 1991, 26, 4, 600-606
• MAKINO, H. A 8.8-ns 54×54-bit multiplier with high speed redundant binary architecture. IEEE J. Solid-State Circuits. 1996, 31, 6, 773-783

タイトルに関連する用語 (4件)： 差動対回路 ,  乗算器 ,  設計 ,  評価