文献

J-GLOBAL ID：200902263324787847   整理番号：08A0276672

遷移故障に対する診断用テスト生成法

Diagnostic Test Generation for Transition Faults

著者 (6件)： 相京隆 (愛媛大 大学院理工学研究科) ,  相京隆 (半導体理工学研究セ) ,  樋上喜信 (愛媛大 大学院理工学研究科) ,  高橋寛 (愛媛大 大学院理工学研究科) ,  吉川達 (愛媛大 大学院理工学研究科) ,  高松雄三 (愛媛大 大学院理工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 107  号： 482(DC2007 67-83)  ページ： 13-18  発行年： 2008年02月01日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 半導体デバイスの微細化・高速化に伴い,動作タイミングに影響を与える遅延故障に対する故障診断の要求が高まってきている。故障診断結果の候補故障数を少なくするためには,故障診断用テスト生成が重要である。本稿では,遅延故障として遷移故障を対象とし,できるだけ多くの故障ペアを区別する故障診断用テスト生成法を提案する。提案するテスト生成法は,まず既存の与えられた遷移故障検出用テスト集合によって区別できない故障ペアを求める。求めた故障ペアに対して,テスト生成用の付加回路を挿入し,縮退故障用テスト生成ツールを用いてテスト生成を行う。この付加回路はテスト生成時のみ用いるもので,通常のテスト容易化設計(DFT)とは異なる。また,回路の構造を調べることによっても,区別不可能な故障ペアを識別する。提案法の有効性については,ISCASベンチマーク回路に対する実験を行い確認する。(著者抄録)

シソーラス用語： *半導体素子 ,  *故障診断 ,  故障 ,  *CAD【計算機】 ,  縮退故障 ,  ベンチマーク ,  評価試験 ,  試験 ,  電子回路 ,  ベンチマーク回路
準シソーラス用語： テストジェネレータ ,  *テスト生成 ,  回路構造 ,  診断用テスト ,  遷移故障 ,  遅延故障 ,  *半導体デバイス ,  付加回路

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  CAD,CAM  (JE10000A)

引用文献 (7件)：

• GRUNING, T. DIATEST : a fast diagnostic test pattern generator for combnational circuits. Dig. Int. Conf. on Computer-Aided Design, 1991. 1991, 194-197
• AMYEEN, M. E. Implication and Evaluation Techniques for Proving Fault Equivalence. Proc. VLSI Test Symp., 1999. 1999, 201-207
• HARTANTO, I. Diagnostic fault equivalence identification using redundancy information and structural analysis. Proc. Int. Test Conf., 1996. 1996, 294-302
• YU, X. Concurrent execution of diagnostic fault simulation and equivalence. Proc. VLSI Test Symp., 2003. 2003, 351-356
• BAIK, D. H. Exclusive test and its applications to fault diagnosis. Proc. Int. Conf. on VLSI Design, January 2003. 2003, 143-148

タイトルに関連する用語 (3件)： 遷移故障 ,  診断 ,  テスト生成