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J-GLOBAL ID：200902292430255005   整理番号：09A0269126

メモリ・アクセス・パターンを利用した高精度ハードウェア・プリフェッチ手法

Hardware prefetching to achive high accuracy according to memory access patterns

著者 (5件)： 堀部悠平 (東京農工大) ,  TYOU Hou (東京農工大) ,  小笠原嘉泰 (東京農工大) ,  三輪忍 (東京農工大) ,  中條拓伯 (東京農工大)
資料名： 情報処理学会研究報告  (IPSJ SIG Technical Reports)
巻： 2009  号： 14(ARC-182 HPC-119)  ページ： 91-96  発行年： 2009年02月19日 
JST資料番号： Z0031B  ISSN： 0919-6072  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： キャッシュ・ミス率を改善するには,プリフェッチを行うのが効果的である。しかし,現在実用化されているハードウェア・プリフェッチ手法は,規則的なメモリ・アクセス・パターンに対しては有効であるものの,不規則なアクセス・パターンに対しては効果がないことが多い。我々は,不規則なパターンに対応するため,プログラムの実行パスに着目してプリフェッチを行うことを考えている。今回,実行パスを考慮したプリフェッチャをシミュレータ上に実装し,評価を行った。本稿ではその結果を報告する。(著者抄録)

シソーラス用語： 比率 ,  *キャッシュメモリ ,  性質 ,  型 ,  プログラム実行 ,  データ読取 ,  シミュレータ ,  *性能評価 ,  精度 ,  ハードウェア設計
準シソーラス用語： *キャッシュミス率 ,  プリフェッチ ,  不規則アクセスパターン ,  不規則性

分類 (2件)： 記憶方式  (JC02040V) ,  計算機システム開発  (JD02010R)

引用文献 (10件)：

• BURGER, D. Evaluating Future Microprocessors : The SimpleScalar ToolSet. 1996
• CHEN, T.-F. Reducing memory latency via non-blocking and prefetching caches. ASPLOS-5, 1992. 1992, 51-61
• COLLINS, J. D. Dynamic Speculative Precomputation. MICRO-34, 2001. 2001, 306-317
• HINTON, G. The Microarchitecture of the Pentium 4 Processor, Technical Report Q1. Intel Technology Journal. 2001
• Intel Corp. A detailed look inside the NetBurst micro-architecture of the Intel Pentium 4 processor. 2000

タイトルに関連する用語 (3件)： ハードウェア ,  プリフェッチ ,  手法