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J-GLOBAL ID：200902296849203990   整理番号：05A0782370

隣接テストパターン生成を用いた決定論的遅延故障BIST

Deterministic Delay Fault BIST Using Adjacency Test Pattern Generation

著者 (2件)： NAMBA Kazuteru (Chiba Univ., Chiba-shi, JPN) ,  ITO Hideo (Chiba Univ., Chiba-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E88-D  号： 9  ページ： 2135-2142  発行年： 2005年09月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 遅延故障BIST(Built-In-Self-Test)にお...

シソーラス用語： *BIST ,...
準シソーラス用語： 遅延故障 ,...

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分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (18件)：

• SMITH, G. L. Model for delay faults based upon paths. Proc. IEEE Int'l Test Conf., Nov. 1985. 1985, 342-349
• KRSTIC, A. Delay Fault Testing for VLSI Circuits. 1998
• LIN, C. J. On delay fault testing in logic circuits. IEEE Trans. Comput. Aided Des. Integr. Circuits Syst. 1987, CAD-6, 5, 694-703
• GIRARD, P. An optimized BIST test pattern generator for delay testing. Proc. IEEE VLSI Test Symp., 1997. 1997, 94-100
• VOYIATZIS, I. Accumulator-based BIST approach for stuck-open and delay fault testing. Proc. IEEE Euro. Design and Test Conf., 1995. 1995, 431-435

タイトルに関連する用語 (3件)： テストパターン生成 ,  遅延故障 ,  BIST