遅延同期回路

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出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-004979
公開番号（公開出願番号）：特開平11-205102
出願日： 1998年01月13日
公開日（公表日）： 1999年07月30日
要約：

【要約】【課題】遅延線の可変遅延時間範囲を増大させることなく正確な遅延同期動作が可能なDLL回路を得る。【解決手段】位相比較器3、チャージポンプ6、LPF8及び遅延線9によってDLLが構成され、入力信号CLKINとフィードバック信号FBCLKとの位相が一致するように動作するDLL回路において、位相比較器3は、リセット動作実行後の初期動作時に、遅延線9の遅延時間を増加させることを指示する位相比較結果を必ず出力し、LPF8はリセット実行時に遅延線9による遅延時間DT9が最小になることを指示する遅延調整信号S8を出力する。

請求項（抜粋）：

基準クロック信号と実使用クロック信号との位相を同期させる遅延同期回路であって、前記基準クロック信号と前記実使用クロック信号との位相を比較する位相比較手段と、前記位相比較手段の位相比較結果に基づき遅延制御信号を出力する遅延時間制御手段と、第1の限界遅延時間から第2の限界遅延時間に至る可変遅延時間範囲を有し、前記遅延制御信号の指示する遅延時間で前記基準クロック信号を遅延させて遅延基準クロック信号を出力する可変遅延手段とを備え、前記遅延基準クロック信号が前記遅延同期回路外の回路を伝播した後の信号が前記実使用クロック信号となり、前記遅延時間制御手段はリセット信号を受け、該リセット信号が活性状態のとき前記第1の限界遅延時間を指示する前記遅延時間制御信号を出力し、前記位相比較手段は前記リセット信号を受け、前記リセット信号が活性状態から非活性状態となった時点から前記基準クロック信号と前記実使用クロック信号とが同期するに至るまでを含む同期処理期間において、前記第1の限界遅延時間から前記第2の限界遅延時間に至る第1の方向への遅延時間の変動を強制的に指示する前記位相比較結果を出力する、遅延同期回路。

IPC (3件)：

H03K 5/13 , H03K 5/00 , H03L 7/00

FI (3件)：

H03K 5/13 , H03L 7/00 D , H03K 5/00 V

引用特許：

審査官引用 (5件)

クロック位相調整回路
公報種別：公開公報出願番号：特願平7-116007 出願人：日本電気株式会社
自動位相調整回路
公報種別：公開公報出願番号：特願平7-155862 出願人：株式会社東芝
位相同期ループ用デジタルロック検出器及び方法
公報種別：公開公報出願番号：特願平3-188018 出願人：モトローラ・インコーポレイテッド

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