特許
J-GLOBAL ID：200903000753094860

デュアルダマシン半導体デバイス

発明者：
岡部 一朗

岡部 一朗 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (3件)： 山本 秀策 ,  安村 高明 ,  大塩 竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2003-144135
公開番号（公開出願番号）：特開2004-006878
出願日： 2003年05月21日
公開日（公表日）： 2004年01月08日
要約：
【課題】配線層の抵抗バラツキを抑制し、さらに下層配線層を損傷させることのない製造プロセスを安価に達成すること。【解決手段】層絶縁膜を基板上に提供する工程と、該層絶縁膜上に第1窒化シリコン膜を堆積する工程と、該第1窒化シリコン膜上に第1酸化シリコン膜を堆積する工程と、該第1酸化シリコン膜上に第2窒化シリコン膜を堆積する工程と、該第2窒化シリコン膜上に第2酸化シリコン膜を堆積する工程と、該第1窒化シリコン膜の表面までエッチングしてビアホールを形成する工程と、該第2酸化シリコン膜および該ビアホールに高分子膜を塗布する工程と、該高分子膜上にマスクを提供する工程と、該高分子膜を照射する工程と、ドライエッチングする工程と、該高分子膜を除去する工程とを含む半導体デバイスの製造方法を用いる。【選択図】 図5
請求項（抜粋）：
層絶縁膜を基板上に提供する工程と、 該層絶縁膜上に第1窒化シリコン膜を堆積する工程と、 該第1窒化シリコン膜上に第1酸化シリコン膜を堆積する工程と、 該第1酸化シリコン膜上に第2窒化シリコン膜を堆積する工程と、 該第2窒化シリコン膜上に第2酸化シリコン膜を堆積する工程と、 該第1窒化シリコン膜の表面までエッチングしてビアホールを形成する工程と、 該第2酸化シリコン膜および該ビアホールに高分子膜を塗布する工程と、 該高分子膜上にマスクを提供する工程と、 該高分子膜を照射する工程と、 ドライエッチングする工程と、 該高分子膜を除去する工程と を含む半導体デバイスの製造方法。
IPC (1件)：
H01L21/768
FI (1件)：
H01L21/90 A
Fターム (22件)：
5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ37 ,  5F033QQ54 ,  5F033RR04 ,  5F033RR06 ,  5F033RR11 ,  5F033RR12 ,  5F033SS15 ,  5F033TT02 ,  5F033WW00 ,  5F033WW01 ,  5F033WW02 ,  5F033XX00 ,  5F033XX03
引用特許：
審査官引用 (6件)
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