特許
J-GLOBAL ID：200903000887271068

メモリ読出し回路およびICE

発明者：
小野 明洋

小野 明洋 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 佐藤 勝春
公報種別：公開公報
出願番号（国際出願番号）：特願2001-089048
公開番号（公開出願番号）：特開2002-288036
出願日： 2001年03月27日
公開日（公表日）： 2002年10月04日
要約：
【要約】【課題】 アクセスタイミングの異なるメモリの読出しを1つの回路で行う。【解決手段】 開始アドレス格納レジスタ2は、CPU1からのCPUアドレス31をアドレス開始信号51に応答して格納し、開始アドレス32として出力する。アクセス調整部10には、外部入力30によりSDRAMとFLASHの境界アドレスと、SDRAMとFLASH毎のアクセスタイミングとが設定される。アクセス調整部10は、開始アドレスと境界アドレスを比較し、その比較の結果により、設定されたアクセスタイミングの内の該当するものを選択してインクリメント信号53を生成するとともに、SDRAMとFLASHの内の該当するものにリード信号56,57)を出力する。カウンタ3は、開始アドレスを読み込んでカウントの初期値として設定し、インクリメント信号に応答してカウントアップしてAメモリ6またはBメモリ7のアドレス33として出力する。
請求項（抜粋）：
外部から設定された値に基づき、アクセスタイミングの異なるメモリそれぞれのアクセスタイミングに応じたアドレスを遷移させ、リード信号により各メモリに自動的に切り替え供給することを特徴とするメモリ読出し回路。
IPC (2件)：
G06F 12/06 522 ,  G06F 11/22 340
FI (2件)：
G06F 12/06 522 A ,  G06F 11/22 340 A
Fターム (4件)：
5B048BB02 ,  5B060CC02 ,  5B060MM02 ,  5B060MM03
引用特許：
審査官引用 (9件)
全件表示

前のページに戻る

TOP

BOTTOM