特許
J-GLOBAL ID：200903001436466112

回路基板の製造方法および回路基板

発明者：
中村 卓矢

中村 卓矢 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2007-058596
公開番号（公開出願番号）：特開2008-226882
出願日： 2007年03月08日
公開日（公表日）： 2008年09月25日
要約：
【課題】半導体基板への導電材料の拡散を防ぐとともに、半導体基板に設けられた孔部への導電層の埋め込み不良を抑制する回路基板の製造方法および回路基板を提供する。【解決手段】まず、第1工程では、半導体基板11に表面に向かって開口された複数の第1孔部13を形成する。次に、第2工程では、複数の第1孔部13の底部側に絶縁層21を埋め込む。次いで、底部側に絶縁層21が埋め込まれた第1孔部13を第1導電層15で埋め込む。続いて、複数の第1孔部13に埋め込まれた各絶縁層21が露出するまで、半導体基板11を裏面側から研磨する。その後、露出された各絶縁層21に、第1導電層15に達する状態の第2孔部を形成し、第2孔部内に第1導電層15に接続される第2導電層を埋め込み形成することを特徴とする回路基板の製造方法および回路基板である。【選択図】図3
請求項（抜粋）：
半導体基板に表面に向かって開口された複数の第1孔部を形成する第1工程と、 前記複数の第1孔部の底部側に絶縁層を埋め込む第2工程と、 底部側に前記絶縁層が埋め込まれた前記第1孔部を第1導電層で埋め込む第3工程と、 前記複数の第1孔部に埋め込まれた各絶縁層が露出するまで、前記半導体基板を裏面側から研磨する第4工程と、 露出された前記各絶縁層に、前記第1導電層に達する状態の第2孔部をそれぞれ形成し、当該第2孔部内に前記第1導電層に接続される第2導電層を埋め込み形成する第5工程とを有する ことを特徴とする回路基板の製造方法。
IPC (2件)：
H01L 21/320 ,  H01L 23/52
FI (1件)：
H01L21/88 J
Fターム (29件)：
5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033MM05 ,  5F033MM13 ,  5F033MM30 ,  5F033NN06 ,  5F033NN07 ,  5F033PP28 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ46 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033SS02 ,  5F033SS15 ,  5F033TT02 ,  5F033XX28
引用特許：
出願人引用 (6件)
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