特許

J-GLOBAL ID：200903001824347257

半導体装置の製造方法

発明者： 奥野 泰利 ,  鼓谷 昭彦 ,  森 義弘
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-030068
公開番号（公開出願番号）：特開2002-231905
出願日： 2001年02月06日
公開日（公表日）： 2002年08月16日
要約：

【要約】【課題】 コンケーブ型の容量素子を形成する際に、絶縁膜の凹部の壁面及び底面に成膜され下部電極となる導電膜の底部隅部に途切れ部が形成されないようにすると共に、該導電膜の上に成膜される容量絶縁膜の膜質の向上を図る。【解決手段】 第2の層間絶縁膜14の凹部の壁面及び底面並びに第2の層間絶縁膜14の上面にスパッタ法により第1の下層白金膜15aを形成した後、該第1の下層白金膜15aの上にCVD法により第2の下層白金膜15bを形成する。第1の下層白金膜15a及び第2の下層白金膜15bからなる第1の白金膜15における第2の層間絶縁膜14の上に存在する部分を除去して、第1の白金膜15からなる下部電極15Aを形成する。下部電極15Aの上に、ペロブスカイト型の高誘電体又は強誘電体からなる容量絶縁膜を形成した後、該容量絶縁膜の上に第2の白金膜からなる上部電極を形成する。

請求項（抜粋）：

下部電極と、前記下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極からなるコンケーブ型の容量素子を有する半導体装置の製造方法であって、前記下部電極となる導電膜を成膜する工程は、基板上の絶縁膜に形成された凹部の壁面及び底面にスパッタ法により下層導電膜を成膜する工程と、前記下層導電膜の上にCVD法により上層導電膜を成膜する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/105 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 27/10 444 C ,  H01L 27/10 621 C ,  H01L 27/10 621 B ,  H01L 27/10 651

Fターム (21件)：

5F083AD26 ,  5F083AD42 ,  5F083AD49 ,  5F083AD56 ,  5F083FR01 ,  5F083GA11 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR21 ,  5F083PR39 ,  5F083PR40

引用特許：

審査官引用 (5件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2000-221053   出願人：株式会社日立製作所
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2000-083766   出願人：株式会社東芝
• 半導体素子のコンタクト配線方法及びこれを利用したキャパシタの製造方法
  公報種別：公開公報   出願番号：特願平9-164676   出願人：三星電子株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平11-316597   出願人：三菱電機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平11-327114   出願人：株式会社日立製作所