特許
J-GLOBAL ID：200903002059318312

半導体装置及びその製造方法並びに製造に用いるマスク

発明者：
伊藤 和幸

伊藤 和幸 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-352847
公開番号（公開出願番号）：特開2001-168205
出願日： 1999年12月13日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 ゲートパターンをフォトリソグラフィ法で形成する際の近接効果を防止するために設けられるダミーゲートパターンの設計を簡易化し、ゲート用マスクを短時間でかつ低コストに製造することが可能な半導体装置及びその製造方法、並びにマクスを提供する。【解決手段】 シリコン基板に所要のパターンに形成された素子分離領域106により素子領域107,108が区画形成され、その素子領域107,108にMOSFETのゲート115,116が配設されている半導体装置において、素子分離領域106にはダミー素子領域109が形成され、かつダミー素子領域109にダミーゲート117が形成される。フォトリソグラフィ工程においてゲートとダミーゲートが同時に形成されるため、近接効果が均等に生じ、各ゲートのゲート長を均一化する。ダミーゲートを形成するパターンはダミー素子領域パターンの設計データを一部修正して設計できるため、ゲート用マスクの製造を容易に行うことが可能になり、ゲート用マスクの製造時間を短縮し、かつ低コストに製造することが可能になる。
請求項（抜粋）：
半導体基板に所要のパターンに形成された素子分離領域により素子領域が区画形成され、前記素子領域上にMOS型電界効果トランジスタ(以下、MOSFET)のゲートが配設されている半導体装置において、前記素子分離領域にはダミー素子領域が形成され、前記ダミー素子領域上にダミーゲートが形成されていることを特徴とする半導体装置。
IPC (7件)：
H01L 21/8234 ,  H01L 27/088 ,  G03F 1/08 ,  H01L 21/027 ,  H01L 21/3205 ,  H01L 29/78 ,  H01L 21/336
FI (5件)：
G03F 1/08 D ,  H01L 27/08 102 C ,  H01L 21/30 502 P ,  H01L 21/88 S ,  H01L 29/78 301 Y
Fターム (33件)：
2H095BB01 ,  2H095BB02 ,  2H095BB36 ,  5F033KK04 ,  5F033QQ09 ,  5F033QQ18 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033VV01 ,  5F033VV06 ,  5F033XX03 ,  5F033XX33 ,  5F040DB01 ,  5F040EC07 ,  5F040EK05 ,  5F040EL03 ,  5F040EL04 ,  5F040EM01 ,  5F040FA02 ,  5F040FC17 ,  5F048AA00 ,  5F048AA01 ,  5F048AA04 ,  5F048AA09 ,  5F048AC01 ,  5F048BA01 ,  5F048BB00 ,  5F048BB03 ,  5F048BB05 ,  5F048BE03 ,  5F048BG00 ,  5F048BG14
引用特許：
審査官引用 (5件)
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