特許
J-GLOBAL ID：200903002060167026
インダクタ素子
発明者：
,
,
出願人/特許権者：
代理人 (2件)：
鷲頭 光宏
, 緒方 和文
公報種別：公開公報
出願番号（国際出願番号）：特願2005-288590
公開番号（公開出願番号）：特開2007-103477
出願日： 2005年09月30日
公開日（公表日）： 2007年04月19日
要約：
【課題】容量性素子による特性インピーダンスの低下を抑制することが可能なインダクタ素子を提供する。【解決手段】互いに磁気結合する第1及び第2のスパイラル状導体141,142と、互いに磁気結合する第3及び第4のスパイラル状導体143,144とを備える。一方向からみた第1のスパイラル状導体141の一端から他端に向かう巻回方向と、前記一方向からみた第2のスパイラル状導体142の一端から他端に向かう巻回方向とが互いに同一であり、一方向からみた第3のスパイラル状導体143の一端から他端に向かう巻回方向と、前記一方向からみた第4のスパイラル状導体144の一端から他端に向かう巻回方向とが互いに逆である。これにより、ESD対策部品として伝送線路に容量性素子を接続した場合であっても、これに起因する特性インピーダンスの低下を抑制することが可能となる。【選択図】図4
請求項（抜粋）：
基板と、
第1乃至第4の端子電極と、
前記基板上に設けられ、互いに磁気結合する第1及び第2のコイルパターンと、
前記基板上に設けられ、互いに磁気結合する第3及び第4のコイルパターンとを備え、
前記第1のコイルパターンは、一端が前記第1の端子電極に接続され、他端が前記第3のコイルパターンの一端に接続されており、
前記第2のコイルパターンは、一端が前記第2の端子電極に接続され、他端が前記第4のコイルパターンの一端に接続されており、
前記第3のコイルパターンは、他端が前記第3の端子電極に接続されており、
前記第4のコイルパターンは、他端が前記第4の端子電極に接続されており、
一方向からみた前記第1のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第2のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに同一であり、
前記一方向からみた前記第3のコイルパターンの前記一端から前記他端に向かう巻回方向と、前記一方向からみた前記第4のコイルパターンの前記一端から前記他端に向かう巻回方向とが互いに逆であることを特徴とするインダクタ素子。
IPC (3件)：
H01F 27/00
, H01F 17/00
, H01F 27/28
H01F15/00 C
, H01F17/00 B
, H01F27/28 K
, H01F15/00 D
, H01F27/28 M
5E043AA08
, 5E043BA01
, 5E043EA07
, 5E043EB01
, 5E070AA01
, 5E070AA05
, 5E070AB01
, 5E070AB04
, 5E070BA12
, 5E070CB02
, 5E070CB12
, 5E070CB13
, 5E070CB17
, 5E070EA01
, 5E070EB03
, 5E070EB04
出願人引用 (17件)
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審査官引用 (13件)
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