特許
J-GLOBAL ID：200903003462068829

半導体集積回路

発明者：
工藤 和也

工藤 和也 について


出願人/特許権者：
日本電気アイシーマイコンシステム株式会社

日本電気アイシーマイコンシステム株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-000414
公開番号（公開出願番号）：特開平11-194152
出願日： 1998年01月05日
公開日（公表日）： 1999年07月21日
要約：
【要約】【課題】所定の機能を実現する集積回路ブロックを複数有する半導体集積回路において、集積回路ブロックの全ての機能動作テストを効率良く行ない、かつ通常モード時およびテストモード時の回路動作速度の低下を抑える。【解決手段】集積回路ブロック11および12の間の信号伝達経路にはフリップフロップ、ランダムロジック回路等は介在せず、集積回路ブロック11の第1の出力端および集積回路ブロック12の第1の入力端の間に信号選択のためのマルチプレクサ25と,集積回路ブロック11の第2の出力端および集積回路ブロック12の第2の入力端の間にマルチプレクサ26しか介在しないので信号遅延が低減される。また、テストモードにおいては、フリップフロップ23,24を従属接続してシフトレジスタを構成する際にこれらのフリップフロップ23,24間にはマルチプレクサ22しか介在せず、信号遅延を少なくできる。
請求項（抜粋）：
入力回路を構成する第1の集積回路ブロックと所定の機能ブロックで構成される第2の集積回路ブロックと出力回路を構成する第3の集積回路ブロックとが従属接続され、前記第2の集積回路ブロックの機能動作テストを実行するためのテスト用付加手段を有する半導体集積回路において、前記第2の集積回路ブロックの入力側にのみ前記テスト用付加手段が介在し、前記第2および前記第3の集積回路ブロック間は配線のみで直接接続されることを特徴とする半導体集積回路。
IPC (4件)：
G01R 31/28 ,  G06F 11/22 360 ,  H01L 27/04 ,  H01L 21/822
FI (3件)：
G01R 31/28 V ,  G06F 11/22 360 P ,  H01L 27/04 T
引用特許：
審査官引用 (13件)
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